JAJAA58H November   2022  – October 2025 AM5706 , AM5708 , AM5716 , AM5718 , AM5726 , AM5728 , AM5729 , AM5746 , AM5748 , AM5749 , AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM625SIP , AM62L , AM62P , AM62P-Q1 , AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442 , AM6526 , AM6528 , AM6546 , AM6548

 

  1.   1
  2.   Sitara プロセッサ電源供給回路：実装と分析
  3.   商標
  4. 1はじめに
    1. 1.1 本書で使用されている略語
  5. 2PCB スタックアップのガイドライン
  6. 3PDN の物理レイアウト最適化
  7. 4スタティック PDN 解析 (IR ドロップ最適化)
  8. 5PCB PDN の動的解析
    1. 5.1 ZTARGET を満たすようにデカップリング コンデンサを選択する
  9. 6PDN のチェックリスト
  10. 7実装例と PDN ターゲット
    1. 7.1  AM570x
    2. 7.2  AM571x
    3. 7.3  AM572x
    4. 7.4  AM574x
    5. 7.5  AM65xx/DRA80xM
    6. 7.6  AM62xx
    7. 7.7  AM64xx
    8. 7.8  AM62Ax
    9. 7.9  AM62Px
    10. 7.10 AM62Lx
  11. 8改訂履歴

7.6 AM62xx

表 7-6 AM62xx PDN ターゲットとデカップリングの例
電源名 (10) (11) 静的 PDN ターゲット ダイナミック PDN ターゲット 電源あたりのデカップリング コンデンサの数 (1) (2)(3) (4) (5) (6) (9)
最大 Reff (mΩ) (7) 対象周波数 (MHz) デカップリング コンデンサ最大 LL (nH) (6) (8) ZTARGET (mΩ) 0.1μF 1µF 4.7μF 10μF
VDD_CORE 23 ≦ 1 1.5 23 17 1 1 1
1-20 31
20-50 35
VDDS_DDR 詳細については、『AM62x DDR 基板の設計およびレイアウトのガイドライン』を参照してください。
  1. ピークツーピークのノイズ値の詳細については、個々のデバイスのデータ マニュアルの「推奨動作条件」表を参照してください。
  2. コンデンサパッドから SoC BGA へのループ ESL (固有デカップリング ESL を除く) は、可能な限り低くし、1.5nH を超えないようにする必要があります。
  3. 電源供給ネットワーク (PDN) のインピーダンス特性は、デバイス固有のプロセッサ データ マニュアルの「仕様」の章にある「推奨動作条件」表に基づいて、デバイス アクティビティ (異なる周波数で動作する) に対して定義されています。
  4. 静的電圧降下要件により、PMIC または外部 SMPS とプロセッサ電源ボールとの間で許容される最大 PCB 抵抗が駆動されます。
  5. これは、外部 SMPS (Power IC) フィードバック センスがプロセッサ電源ボールのすぐ近くに配置されていると想定しています。
  6. 高周波 (30Mhz ～ 70MHz) PCB デカップリング コンデンサ。
  7. VRM/SMPS/PMIC からプロセッサへの最大 Reff。
  8. プロセッサ BGA の下に配置した場合のデカップリング コンデンサの最大ループ インダクタンス。
  9. ここに示すデカップリング コンデンサの数と値は、ベースラインに関する推奨事項としてのみ示しており、特定の PCB 設計に基づいています。TI は、すべてのプロセッサ PDN 要件を満たすために、製造前にすべての PCB 設計をシミュレーションすることを推奨します。
  10. 付け合わせレールは、各メンバー レールのすべての要件を満たす必要があります。
  11. 低負荷過渡のため、この表に記載されていないレールは TI ではシミュレーションされていません。詳細については、これらのレールの実装例については、デバイス固有の EVM レイアウトを参照してください。