JAJAA58H November   2022  – October 2025 AM5706 , AM5708 , AM5716 , AM5718 , AM5726 , AM5728 , AM5729 , AM5746 , AM5748 , AM5749 , AM620-Q1 , AM623 , AM625 , AM625-Q1 , AM625SIP , AM62L , AM62P , AM62P-Q1 , AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442 , AM6526 , AM6528 , AM6546 , AM6548

 

  1.   1
  2.   Sitara プロセッサ電源供給回路：実装と分析
  3.   商標
  4. 1はじめに
    1. 1.1 本書で使用されている略語
  5. 2PCB スタックアップのガイドライン
  6. 3PDN の物理レイアウト最適化
  7. 4スタティック PDN 解析 (IR ドロップ最適化)
  8. 5PCB PDN の動的解析
    1. 5.1 ZTARGET を満たすようにデカップリング コンデンサを選択する
  9. 6PDN のチェックリスト
  10. 7実装例と PDN ターゲット
    1. 7.1  AM570x
    2. 7.2  AM571x
    3. 7.3  AM572x
    4. 7.4  AM574x
    5. 7.5  AM65xx/DRA80xM
    6. 7.6  AM62xx
    7. 7.7  AM64xx
    8. 7.8  AM62Ax
    9. 7.9  AM62Px
    10. 7.10 AM62Lx
  11. 8改訂履歴

7.4 AM574x

表 7-4 AM574x PDN ターゲットとデカップリングの例
電源
名(10)		静的
PDN
ターゲット		ダイナミック PDN ターゲット電源ごとのデカップリング
コンデンサの数 (1)(2)(3)(4)(5)(9)
最大 Reff
(mΩ)(7)		Dec 容量
最大 LL
(nH)(6)(8)		最大
インピーダンス
(mΩ)		対象
周波数
(MHz)		100
nF		220
nF		470
nF		1
µF		2.2
µF		4.7
µF		10
µF		22
µF
VDD_MPU18257≦ 202452
VDD_DSPEVE221.640≦ 302452
VDD_CORE321.643≦ 30541
VDD_GPU222.148≦ 302431
VDD_IVA482.1179≦ 302221
VDDS_DDR1181.5130≦ 100811
VDDS_DDR2181.5130≦ 100811
CAP_VBBLDO_DSPEVE該当なし6該当なし該当なし1
CAP_VBBLDO_GPU該当なし6該当なし該当なし1
CAP_VBBDLO_IVA該当なし6該当なし該当なし1
CAP_VBBLD0_MPU該当なし6該当なし該当なし1
CAP_VDDRAM_CORE1該当なし6該当なし該当なし1
CAP_VDDRAM_CORE2該当なし6該当なし該当なし1
CAP_VDDRAM_CORE3該当なし6該当なし該当なし1
CAP_VDDRAM_CORE4該当なし6該当なし該当なし1
CAP_VDDRAM_CORE5該当なし6該当なし該当なし1
CAP_VDDRAM_DSPEVE1該当なし6該当なし該当なし1
CAP_VDDRAM_DSPEVE2該当なし6該当なし該当なし1
CAP_VDDRAM_GPU該当なし6該当なし該当なし1
CAP_VDDRAM_IVA該当なし6該当なし該当なし1
CAP_VDDRAM_MPU1該当なし6該当なし該当なし1
CAP_VDDRAM_MPU2該当なし6該当なし該当なし1
(1) ピークツーピークのノイズ値の詳細については、個々のデバイスのデータ マニュアルの「推奨動作条件」表を参照してください。
(2) ESL は可能な限り低くし、0.5nH を超えないようにする必要があります。
(3) 電源供給ネットワーク (PDN) のインピーダンス特性は、デバイス固有のデータ マニュアルの「仕様」の章にある「推奨動作条件」表に基づいて、デバイスの動作 (異なる周波数で動作する) に対して定義されています。
(4) 静的電圧降下要件により、PMIC または外部 SMPS とプロセッサ電源ボールとの間で許容される最大 PCB 抵抗が駆動されます。
(5) 外部 SMPS (POWER IC) フィードバック検出機能がプロセッサ電源ボールの近くに配置されていると仮定します。
(6) 高周波 (30MHz–70MHz) PCB デカップリング コンデンサ。
(7) SMPS/PMIC からプロセッサへの最大 Reff。
(8) デカップリング コンデンサの最大ループ インダクタンス。
(9) デカップリング コンデンサの数と値は、ベースラインに関する推奨事項としてのみ提供されており、特定の PCB 設計に基づいています。TI は、すべてのプロセッサ PDN 要件を満たすために、製造前にすべての PCB 設計をシミュレーションすることを推奨します。
(10) 付け合わせレールは、各メンバー レールのすべての要件を満たす必要があります。