JAJSGL5E December   2018  – May 2026 TPS3840

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 入力電圧 (VDD)
        1. 7.3.1.1 VDD ヒステリシス
        2. 7.3.1.2 VDD 過渡耐性
      2. 7.3.2 ユーザーがプログラム可能なリセット時間遅延
      3. 7.3.3 マニュアル リセット (MR) 入力
      4. 7.3.4 出力ロジック
        1. 7.3.4.1 RESET 出力、アクティブ "Low"
        2. 7.3.4.2 RESET 出力、アクティブ "High"
    4. 7.4 デバイスの機能モード
      1. 7.4.1 通常動作 (VDD > VDD(min))
      2. 7.4.2 VPOR と VDD (min) の間の VDD
      3. 7.4.3 パワーオン リセット未満 (VDD < VPOR)
  9. 8 アプリケーションと実装
    1. 8.1 使用上の注意
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計 1：パワーアップ シーケンシングによるデュアル レール監視
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
        3. 8.2.1.3 アプリケーション曲線
      2. 8.2.2 設計 2：バッテリ電圧と温度の監視
        1. 8.2.2.1 設計要件
        2. 8.2.2.2 詳細な設計手順
      3. 8.2.3 設計 3：レベルシフト入力付きの高速スタート低電圧スーパーバイザ
        1. 8.2.3.1 設計要件
        2. 8.2.3.2 詳細な設計手順
      4. 8.2.4 設計 4：バックアップ バッテリ スイッチオーバー付き電圧モニタ
        1. 8.2.4.1 設計要件
        2. 8.2.4.2 詳細な設計手順
      5. 8.2.5 アプリケーション曲線：TPS3840EVM
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.6 タイミング要件

1.5V ≤ VDD ≤ 10V、CT = MR = オープン、RESET の VDD へのプルアップ抵抗 (Rpull-up) = 100kΩ、出力リセット負荷 (CLOAD) = 10pF、自由気流での動作温度範囲内 –40°C ～ 125°C、VDD スルーレート < 100mV/us (特に記述のない限り)。標準値は、TJ = 25°C の場合。
パラメータ テスト条件 最小値 標準値 最大値 単位
tSTRT スタートアップ遅延(1) CT pin open 100 220 350 µs
tP_HL VDD が VIT- を下回ったときの伝搬検出遅延 VDD = VIT+ から (VIT-) - 10%(2) 15 30 µs
tD リセット時間遅延(3) CT ピン = オープン
 		 50 µs
CT ピン = 10nF 6.2 ms
CT ピン = 1µF 619 ms
tGI_VIT- グリッチ耐性 VIT- 5% VIT- オーバードライブ(4) 10 µs
tMR_PW リセットを開始するための MR ピンのパルス期間 300 ns
tMR_RES MR が "Low" になってからリセットされるまでの伝搬遅延 VDD = 4.5V、MR < VMR_L 700 ns
tMR_tD MR の解放からリセットのデアサートまでの遅延 VDD = 4.5V、
MR = VMR_L から VMR_H  		 tD ms
(1) VDD が指定された最小 VDD よりも低い電圧から開始して VIT+ を超えると、スタートアップ遅延 (tSTRT) 後にリセットが解放され、CT ピンに接続されたコンデンサにより、tSTRT 時間に tD の遅延が加わります。
(2) アクティブ "Low" バリアントでは、スレッショルド トリップ ポイント (VIT-) から VOL までを、アクティブ "High" バリアントでは、VOH までを tP_HL として測定します。 
(3) 外付けコンデンサによる最小および最大リセット時間遅延は RCT に依存し、セクション 7.3.2 の式 5 および式 6 で計算されます。
(4)
式 1. O v e r d r i v e % = V D D V I T - - 1 × 100 %
TPS3840 TPS3840DL のタイミング図 (オープン ドレイン、アクティブ "Low")
A. tD (no cap) は、tSTRT 時間遅延に含まれます。CT ピンに接続された外付けコンデンサによって tD 遅延がプログラムされると、tD にプログラムされた時間がスタートアップ時間に加算され、VDD スルーレート = 100mV/μs になります。
B. オープン ドレインのタイミング図は、プルアップ抵抗が RESET に接続されていることを想定しています
C. VDD が VPOR 未満のとき、RESET 出力は未定義です
図 6-1 TPS3840DL のタイミング図 (オープン ドレイン、アクティブ "Low")
TPS3840 TPS3840PL のタイミング図 (プッシュプル、アクティブ "Low")
A. tD (no cap) は、tSTRT 時間遅延に含まれます。CT ピンに接続された外付けコンデンサによって tD 遅延がプログラムされると、tD にプログラムされた時間がスタートアップ時間に加算されます。VDD スルーレート = 100mV/µs。
B. VDD < VPOR のとき、RESET 出力は未定義で、VDD のスルーレート = 100mV/μs の場合は VOL に制限されます。
図 6-2 TPS3840PL のタイミング図 (プッシュプル、アクティブ "Low")
TPS3840 TPS3840PH のタイミング図 (プッシュプル、アクティブ "High")
A. tD (no cap) は、tSTRT 時間遅延に含まれます。CT ピンに接続された外付けコンデンサによって tD 遅延がプログラムされると、tD にプログラムされた時間が合計スタートアップ時間に加算されます。VDD スルーレート = 100mV/µs。
図 6-3 TPS3840PH のタイミング図 (プッシュプル、アクティブ "High")