JAJSML0 December   2025 ADS125P08

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 SFDR の測定
    12. 6.12 ノイズ性能
    13. 6.13 TUE (総合未調整誤差) の測定
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  入力マルチプレクサ
      2. 7.3.2  ハイインピーダンスの入力バッファ
      3. 7.3.3  入力レンジ
      4. 7.3.4  ADC の基準電圧
      5. 7.3.5  電源
        1. 7.3.5.1 AVDD および AVSS
        2. 7.3.5.2 IOVDD
        3. 7.3.5.3 CAPA および CAPD
        4. 7.3.5.4 パワーオン リセット (POR)
      6. 7.3.6  クロック動作
        1. 7.3.6.1 内部発振器
        2. 7.3.6.2 外部クロック
      7. 7.3.7  変調器
      8. 7.3.8  デジタル フィルタ
        1. 7.3.8.1 デジタル フィルタのレイテンシ
        2. 7.3.8.2 sinc3 および sinc4 フィルタ
        3. 7.3.8.3 Sinc4 + Sinc1 カスケード フィルタ
        4. 7.3.8.4 50/60Hz ノッチ フィルタ
      9. 7.3.9  FIFO バッファ
        1. 7.3.9.1 FIFO バッファの読み取りおよび書き込み
        2. 7.3.9.2 FIFO オーバーフローおよびアンダーフロー
        3. 7.3.9.3 FIFO 深度インジケータ
        4. 7.3.9.4 FIFO イネーブルおよびフラッシュ
        5. 7.3.9.5 FIFO スレッショルド
      10. 7.3.10 チャネル自動シーケンサ
        1. 7.3.10.1 自動シーケンサ：基本動作
        2. 7.3.10.2 シーケンサ モード
          1. 7.3.10.2.1 シングルショット モード
          2. 7.3.10.2.2 シングル ステップ連続変換モード
          3. 7.3.10.2.3 シングル シーケンス モード
          4. 7.3.10.2.4 連続シーケンス モード
        3. 7.3.10.3 自動シーケンサの構成
        4. 7.3.10.4 シーケンサの開始と停止
        5. 7.3.10.5 自動シーケンサと DRDY 動作
      11. 7.3.11 オフセットおよびゲインの較正
      12. 7.3.12 汎用 IO (GPIO)
        1. 7.3.12.1 DRDY 出力
        2. 7.3.12.2 FAULT 出力
      13. 7.3.13 バーンアウト電流源
      14. 7.3.14 ADC 0 コード出力での断線検出
      15. 7.3.15 システム モニタ
        1. 7.3.15.1 内部短絡 (オフセット較正)
        2. 7.3.15.2 内部温度センサ
        3. 7.3.15.3 外部リファレンス電圧読み戻し
        4. 7.3.15.4 電源の読み戻し
      16. 7.3.16 フラグ、インジケータ、カウンタの監視
        1. 7.3.16.1  リセット (RESETn フラグ)
        2. 7.3.16.2  AVDD 低電圧モニタ (AVDD_UVn フラグ)
        3. 7.3.16.3  リファレンス低電圧モニタ (REV_UVn フラグ)
        4. 7.3.16.4  変調器オーバーレンジ モニタ (MOD_OVR_FAULTn フラグ)
        5. 7.3.16.5  レジスタ マップ CRC (REG_MAP_CRC_FAULTn フラグ)
        6. 7.3.16.6  メモリ マップ CRC (MEM_INTERNAL_FAULTn フラグ)
        7. 7.3.16.7  FIFO オーバーフロー (FIFO_OFn フラグ) および FIFO アンダーフロー (FIFO_UFn フラグ)
        8. 7.3.16.8  FIFO CRC 故障 (FIFO_CRC_FAULTn フラグ)
        9. 7.3.16.9  GPIO 読み戻し
        10. 7.3.16.10 SPI CRC フォルト (SPI_CRC_FAULTn フラグ)
        11. 7.3.16.11 レジスタ書き込み故障 (REG_WRITE_FAULTn フラグ)
        12. 7.3.16.12 DRDY インジケータ (DRDY ビット)
        13. 7.3.16.13 シーケンサ アクティブ インジケータ (SEQ_ACTIVE ビット)
        14. 7.3.16.14 シーケンス ステップ インジケータ (STEP_INDICATOR[4:0])
        15. 7.3.16.15 ADC 変換カウンタ (CONV_COUNT[3:0])
        16. 7.3.16.16 FIFO 深度インジケータ (FIFO_DEPTH[8:0])
        17. 7.3.16.17 完了したシーケンス カウンタ (SEQ_COUNT[3:0])
      17. 7.3.17 テスト DAC (TDAC)
      18. 7.3.18 並列ポスト フィルタ
        1. 7.3.18.1 並列ポスト フィルタの設定
        2. 7.3.18.2 並列ポスト フィルタの周波数応答
        3. 7.3.18.3 ポスト フィルタ使用時のセトリング タイムと DRDY の動作
        4. 7.3.18.4 推奨されるポスト フィルタ設定の例
      19. 7.3.19 チップ セレクト転送
        1. 7.3.19.1 CS 転送機能の構成
        2. 7.3.19.2 CS 転送タイムアウト
        3. 7.3.19.3 CS 転送ヘッダー、フレーム、状態図
        4. 7.3.19.4 CS-FWD モードの無効化
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力スケーラブルな速度モード
      2. 7.4.2 シーケンサの機能モード
      3. 7.4.3 アイドル モードとスタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
      7. 7.4.7 変換開始の遅延時間
    5. 7.5 プログラミング
      1. 7.5.1  シリアル インターフェイス (SPI)
      2. 7.5.2  シリアル インターフェイス信号
        1. 7.5.2.1 チップ セレクト (CS)
        2. 7.5.2.2 シリアル クロック (SCLK)
        3. 7.5.2.3 シリアル データ入力 (SDI)
        4. 7.5.2.4 シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.2.5 データ準備完了 (DRDY) ピン
      3. 7.5.3  シリアル インターフェイス通信構造
        1. 7.5.3.1 SPI フレーム
        2. 7.5.3.2 STATUS ヘッダー
        3. 7.5.3.3 SPI の CRC
      4. 7.5.4  デバイスのコマンド
        1. 7.5.4.1 無動作
        2. 7.5.4.2 変換データの読み取り
        3. 7.5.4.3 レジスタ読み取りコマンド
        4. 7.5.4.4 レジスタ書き込みコマンド
        5. 7.5.4.5 FIFO バッファ読み取りコマンド
      5. 7.5.5  連続読み取りモード
        1. 7.5.5.1 連続読み取りモードでの変換データの読み取り
        2. 7.5.5.2 連続読み取りモードでのレジスタの読み取り
        3. 7.5.5.3 連続読み取りモードでの FIFO バッファの読み取り
      6. 7.5.6  POR またはリセット後の SPI 通信
      7. 7.5.7  DRDY ピンの動作
      8. 7.5.8  デイジー チェーン動作
      9. 7.5.9  3 線式 SPI モード
        1. 7.5.9.1 3 線式 SPI モードにおけるフレームの再整列
      10. 7.5.10 変換データ
      11. 7.5.11 データ準備完了
        1. 7.5.11.1 DRDY ピンと SDO/DRDY ピン
        2. 7.5.11.2 DRDY ビット
        3. 7.5.11.3 クロックのカウント
    6. 7.6 レジスタ マップ
      1. 7.6.1 ADS125P08 のステータスおよび一般設定ページ
      2. 7.6.2 ADS125P08 ステップ構成ページ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 シリアル インターフェイスの接続
      2. 8.1.2 複数のデバイスとのインターフェイス
      3. 8.1.3 未使用入出力
      4. 8.1.4 デバイスの初期化
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーションの性能プロット - クロストーク
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源
      2. 8.3.2 電源シーケンス
      3. 8.3.3 電源のデカップリング
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.8.3 Sinc4 + Sinc1 カスケード フィルタ

選択されたデータ レートの場合、sinc4 フィルタは、sinc1 フィルタ セクションにカスケード接続するオプションを提供します。単一段の sinc3 または sinc4 フィルタと比べて、sinc1 フィルタをカスケード接続すると、同じデータ レートで動作したときのレイテンシ時間が短くなります。しかし、sinc3 と sinc4 フィルタは、データ レート周波数における周波数除去範囲が広いため、ノッチ周波数に近い干渉信号をより効果的に除去できます。カスケード モードで動作するとき、sinc4 段の OSR は 32 に固定され (OSR = A)、sinc1 段の間引き (OSR = B) によって出力データ レートが決定されます。カスケード フィルタの最初の段は sinc4 に固定されており、STEPx_FLTR1_CFG レジスタの STEPx_FLTR_MODE ビットで設定された sinc フィルタ構成は無視されます (シーケンス ステップの x = 0 ～ 31)。カスケード フィルタの特性の要約を、表 7-12 に示します。

表 7-12 Sinc4 + Sinc1 カスケード フィルタの特性
SPEED

モード

 fCLK
(MHz)		 OSR (A × B)(1) データ レート
(SPS)		 -3dB 周波数 (Hz) レイテンシ時間 (μs)
3 25.6 64 (32 × 2) 200000 88320 13.60
2 12.8 100000 44160 27.10
1 3.2 25000 11040 108.40
0 1.6 12500 5520 216.90
3 25.6 128 (32 × 4) 100000 44160 18.60
2 12.8 50000 22080 37.10
1 3.2 12500 5520 148.40
0 1.6 6250 2760 296.90
3 25.6 256 (32 × 8) 50000 22080 28.60
2 12.8 25000 11040 57.10
1 3.2 6250 2760 228.40
0 1.6 3125 1380 456.90
3 25.6 512 (32 × 16) 25000 11040 48.60
2 12.8 12500 5520 97.10
1 3.2 3125 1380 388.40
0 1.6 1562.5 690 776.90
3 25.6 1024 (32 × 32) 12500 5520 88.60
2 12.8 6250 2760 177.10
1 3.2 1562.5 690 708.40
0 1.6 781.25 345 1416.90
3 25.6 2048 (32 × 64) 6250 2760 168.60
2 12.8 3125 1380 337.10
1 3.2 781.25 345 1348.40
0 1.6 390.63 172.5 2696.90
3 25.6 4000 (32 × 125) 3200 1413.12 321.10
2 12.8 1600 706.56 642.10
1 3.2 400 176.64 2568.40
0 1.6 200 88.32 5136.90
3 25.6 8000 (32 × 250) 1600 706.56 633.60
2 12.8 800 353.28 1267.10
1 3.2 200 88.32 5068.40
0 1.6 100 44.16 10136.90
3 25.6 16000 (32 × 500) 800 353.28 1258.60
2 12.8 400 176.64 2517.10
1 3.2 100 44.16 10068.40
0 1.6 50 22.08 20136.90
3 25.6 26656 (32 × 833) 480.19 212.052 2091.10
2 12.8 240.1 106.028 4182.10
1 3.2 60.02 26.505 16728.40
0 1.6 30.01 13.252 33456.90
3 25.6 32000 (32 × 1000) 400 176.64 2508.60
2 12.8 200 88.32 5017.10
1 3.2 50 22.08 20068.40
0 1.6 25 11.04 40136.90
3 25.6 96000 (32 × 3000) 133.33 58.879 7508.60
2 12.8 66.67 29.441 15017.10
1 3.2 16.67 7.361 60068.40
0 1.6 8.33 3.679 120136.90
3 25.6 160000 (32 × 5000) 80 35.328 12508.60
2 12.8 40 17.664 25017.10
1 3.2 10 4.416 100068.40
0 1.6 5 2.208 200136.90
(1) A = 最初の sinc4 段の OSR、B = 2 番目の sinc1 段の OSR。

図 7-14 に、OSR = 26667 および 32000 の場合の sinc4 + sinc1 カスケード フィルタの周波数応答を示します。これは、速度モード 1 動作時における fDATA = 50 SPS および 60 SPS に相当します。周波数応答のヌルは、n × fDATA で発生します (n = 1、2、3、…)。ヌル周波数では、フィルタのゲインは 0 です。ADC クロック周波数誤差が発生しなければ、ヌル周波数から ±2% の信号周波数変動に対して、通常モード除去は 34dB (標準値) です。

ADS125P08 Sinc4 + Sinc1 カスケード フィルタの周波数応答図 7-14 Sinc4 + Sinc1 カスケード フィルタの周波数応答

表 7-14 に、電力線と ADC クロック周波数の比率における 2% (50Hz の場合は 1Hz) および 6% の許容誤差に基づく 50Hz および 60Hz ライン サイクル除去を示します。

表 7-13 カスケード フィルタの 50Hz および 60Hz ライン サイクル除去
SPEED

モード

(1)		 OSR フィルタ タイプ fDATA (SPS) デジタル フィルタ応答 (dB)
50Hz ±1Hz 60Hz ±1Hz
クロック許容誤差：(2)
0% 1% 0% 1%
0 160000

(32 × 5000)

 Sinc4 5 -34.4 -31.5 -36.0 -32.8
1 160000

(32 × 5000)

 Sinc4 10 -33.9 -30.5 -35.6 -31.6
1 96000

(32 × 3000)

 Sinc4 16.6 -33.9 -30.3 -21.0 -20.8
0 32000

(32 × 1000)

 Sinc4 25 -33.8 -30.2 -17.8 -17.8
1 32000

(32 × 1000)

 Sinc4 50 -33.8 -30.2 -15.6 -15.3
1 26656

(32 × 833)

 Sinc4 60 -15.0 -14.7 -35.2 -31.2
0 16000

(32 × 500)

 Sinc4 50 -33.8 -30.2 -15.6 -15.3
(1) 各速度モードの公称クロック周波数を使用します。fCLK = 25.6MHz (速度モード 3)、12.8MHz (速度モード 2)、3.2MHz (速度モード1)、1.6MHz (速度モード 0)。
(2) クロック許容誤差 0% は外部クロックに対応し、1% のクロック許容誤差は内部クロックに対応します。