JAJSML0 December   2025 ADS125P08

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 SFDR の測定
    12. 6.12 ノイズ性能
    13. 6.13 TUE (総合未調整誤差) の測定
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  入力マルチプレクサ
      2. 7.3.2  ハイインピーダンスの入力バッファ
      3. 7.3.3  入力レンジ
      4. 7.3.4  ADC の基準電圧
      5. 7.3.5  電源
        1. 7.3.5.1 AVDD および AVSS
        2. 7.3.5.2 IOVDD
        3. 7.3.5.3 CAPA および CAPD
        4. 7.3.5.4 パワーオン リセット (POR)
      6. 7.3.6  クロック動作
        1. 7.3.6.1 内部発振器
        2. 7.3.6.2 外部クロック
      7. 7.3.7  変調器
      8. 7.3.8  デジタル フィルタ
        1. 7.3.8.1 デジタル フィルタのレイテンシ
        2. 7.3.8.2 sinc3 および sinc4 フィルタ
        3. 7.3.8.3 Sinc4 + Sinc1 カスケード フィルタ
        4. 7.3.8.4 50/60Hz ノッチ フィルタ
      9. 7.3.9  FIFO バッファ
        1. 7.3.9.1 FIFO バッファの読み取りおよび書き込み
        2. 7.3.9.2 FIFO オーバーフローおよびアンダーフロー
        3. 7.3.9.3 FIFO 深度インジケータ
        4. 7.3.9.4 FIFO イネーブルおよびフラッシュ
        5. 7.3.9.5 FIFO スレッショルド
      10. 7.3.10 チャネル自動シーケンサ
        1. 7.3.10.1 自動シーケンサ：基本動作
        2. 7.3.10.2 シーケンサ モード
          1. 7.3.10.2.1 シングルショット モード
          2. 7.3.10.2.2 シングル ステップ連続変換モード
          3. 7.3.10.2.3 シングル シーケンス モード
          4. 7.3.10.2.4 連続シーケンス モード
        3. 7.3.10.3 自動シーケンサの構成
        4. 7.3.10.4 シーケンサの開始と停止
        5. 7.3.10.5 自動シーケンサと DRDY 動作
      11. 7.3.11 オフセットおよびゲインの較正
      12. 7.3.12 汎用 IO (GPIO)
        1. 7.3.12.1 DRDY 出力
        2. 7.3.12.2 FAULT 出力
      13. 7.3.13 バーンアウト電流源
      14. 7.3.14 ADC 0 コード出力での断線検出
      15. 7.3.15 システム モニタ
        1. 7.3.15.1 内部短絡 (オフセット較正)
        2. 7.3.15.2 内部温度センサ
        3. 7.3.15.3 外部リファレンス電圧読み戻し
        4. 7.3.15.4 電源の読み戻し
      16. 7.3.16 フラグ、インジケータ、カウンタの監視
        1. 7.3.16.1  リセット (RESETn フラグ)
        2. 7.3.16.2  AVDD 低電圧モニタ (AVDD_UVn フラグ)
        3. 7.3.16.3  リファレンス低電圧モニタ (REV_UVn フラグ)
        4. 7.3.16.4  変調器オーバーレンジ モニタ (MOD_OVR_FAULTn フラグ)
        5. 7.3.16.5  レジスタ マップ CRC (REG_MAP_CRC_FAULTn フラグ)
        6. 7.3.16.6  メモリ マップ CRC (MEM_INTERNAL_FAULTn フラグ)
        7. 7.3.16.7  FIFO オーバーフロー (FIFO_OFn フラグ) および FIFO アンダーフロー (FIFO_UFn フラグ)
        8. 7.3.16.8  FIFO CRC 故障 (FIFO_CRC_FAULTn フラグ)
        9. 7.3.16.9  GPIO 読み戻し
        10. 7.3.16.10 SPI CRC フォルト (SPI_CRC_FAULTn フラグ)
        11. 7.3.16.11 レジスタ書き込み故障 (REG_WRITE_FAULTn フラグ)
        12. 7.3.16.12 DRDY インジケータ (DRDY ビット)
        13. 7.3.16.13 シーケンサ アクティブ インジケータ (SEQ_ACTIVE ビット)
        14. 7.3.16.14 シーケンス ステップ インジケータ (STEP_INDICATOR[4:0])
        15. 7.3.16.15 ADC 変換カウンタ (CONV_COUNT[3:0])
        16. 7.3.16.16 FIFO 深度インジケータ (FIFO_DEPTH[8:0])
        17. 7.3.16.17 完了したシーケンス カウンタ (SEQ_COUNT[3:0])
      17. 7.3.17 テスト DAC (TDAC)
      18. 7.3.18 並列ポスト フィルタ
        1. 7.3.18.1 並列ポスト フィルタの設定
        2. 7.3.18.2 並列ポスト フィルタの周波数応答
        3. 7.3.18.3 ポスト フィルタ使用時のセトリング タイムと DRDY の動作
        4. 7.3.18.4 推奨されるポスト フィルタ設定の例
      19. 7.3.19 チップ セレクト転送
        1. 7.3.19.1 CS 転送機能の構成
        2. 7.3.19.2 CS 転送タイムアウト
        3. 7.3.19.3 CS 転送ヘッダー、フレーム、状態図
        4. 7.3.19.4 CS-FWD モードの無効化
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力スケーラブルな速度モード
      2. 7.4.2 シーケンサの機能モード
      3. 7.4.3 アイドル モードとスタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
      7. 7.4.7 変換開始の遅延時間
    5. 7.5 プログラミング
      1. 7.5.1  シリアル インターフェイス (SPI)
      2. 7.5.2  シリアル インターフェイス信号
        1. 7.5.2.1 チップ セレクト (CS)
        2. 7.5.2.2 シリアル クロック (SCLK)
        3. 7.5.2.3 シリアル データ入力 (SDI)
        4. 7.5.2.4 シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.2.5 データ準備完了 (DRDY) ピン
      3. 7.5.3  シリアル インターフェイス通信構造
        1. 7.5.3.1 SPI フレーム
        2. 7.5.3.2 STATUS ヘッダー
        3. 7.5.3.3 SPI の CRC
      4. 7.5.4  デバイスのコマンド
        1. 7.5.4.1 無動作
        2. 7.5.4.2 変換データの読み取り
        3. 7.5.4.3 レジスタ読み取りコマンド
        4. 7.5.4.4 レジスタ書き込みコマンド
        5. 7.5.4.5 FIFO バッファ読み取りコマンド
      5. 7.5.5  連続読み取りモード
        1. 7.5.5.1 連続読み取りモードでの変換データの読み取り
        2. 7.5.5.2 連続読み取りモードでのレジスタの読み取り
        3. 7.5.5.3 連続読み取りモードでの FIFO バッファの読み取り
      6. 7.5.6  POR またはリセット後の SPI 通信
      7. 7.5.7  DRDY ピンの動作
      8. 7.5.8  デイジー チェーン動作
      9. 7.5.9  3 線式 SPI モード
        1. 7.5.9.1 3 線式 SPI モードにおけるフレームの再整列
      10. 7.5.10 変換データ
      11. 7.5.11 データ準備完了
        1. 7.5.11.1 DRDY ピンと SDO/DRDY ピン
        2. 7.5.11.2 DRDY ビット
        3. 7.5.11.3 クロックのカウント
    6. 7.6 レジスタ マップ
      1. 7.6.1 ADS125P08 のステータスおよび一般設定ページ
      2. 7.6.2 ADS125P08 ステップ構成ページ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 シリアル インターフェイスの接続
      2. 8.1.2 複数のデバイスとのインターフェイス
      3. 8.1.3 未使用入出力
      4. 8.1.4 デバイスの初期化
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーションの性能プロット - クロストーク
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源
      2. 8.3.2 電源シーケンス
      3. 8.3.3 電源のデカップリング
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.10.5 自動シーケンサと DRDY 動作

SEQUENCER_CFG レジスタの DRDY_CFG[1:0] ビットを使用して、シーケンサ動作中の DRDY ピンの動作を構成します。

DRDY の動作には、次の 4 つのモードがあります。モードに応じて、DRDY は Low を駆動します

  • 新しい変換結果が利用可能になるたびに： DRDY_CFG[1:0] = 00b
  • シーケンス ステップが完了するたびに：DRDY_CFG[1:0] = 01b
  • シーケンスが完了するたびに：DRDY_CFG[1:0] = 10b
  • FIFO バッファ内の事前定義されたスレッショルドに達した場合：DRDY_CFG[1:0] = 11b

新しい変換結果が利用可能になるたびに DRDY を Low に駆動するための DRDY 動作を、図 7-22に示します (DRDY_CFG[1:0] = 00b)。この例には 2 つのシーケンス ステップを示し、最初のシーケンス ステップでADC 変換を 4 回実行し、2 番目のシーケンス ステップでの ADC 変換を 3 回実行します。DRDY は、個別の変換結果が利用可能になるごとに Low に駆動されます。

新しいシーケンス ステップの開始時、最初の変換は完全にセトリングされたデータですが、通常のデータ周期 tDATA = 1 / fDATA に比べて遅延 (レイテンシ時間) が発生します。このレイテンシは、デジタル フィルタの完全なセトリングを考慮するために必要です。レイテンシ時間は、データ レートおよびフィルタ モードに依存します (フィルタのレイテンシの詳細については、デジタル フィルタセクションを参照してください)。時間 tSETTLE は、シーケンス ステップの開始 (前のステップの最後の DRDY 立ち下がりエッジ) から、新しいシーケンス ステップ内の最初の DRDY 立ち下がりエッジまでの時間です。時間 tSETTLE には、このシーケンス ステップのステップ構成ページの STEPx_DELAY_MSB[7:0] ビットおよび STEPx_DELAY_LSB[7:0] ビットで定義されるプログラマブル遅延も含まれます。その結果、tSETTLE はプログラマブル遅延 tSTEPx_DELAY とフィルタ レイテンシ tSTEPx_FLTR_LATENCY の合計となります。

式 22. tSETTLEx = tSTEPx_DELAY + tSTEPx_FLTR_LATENCY
ADS125P08 各変換後の DRDY パルス図 7-22 各変換後の DRDY パルス

図 7-22において、ADC からのデータが読み取られない場合、DRDY は Low のまま維持され、次の DRDY 立ち下がりエッジの直前に High パルスが発生します。各変換結果が完了した後で ADC からデータを読み取ると、変換データの読み取り動作中に 8 番目の SCLK エッジで DRDY は強制的に High になります。これを図 7-23に示します。ここでは、DRDY の立ち下がりエッジの直後に、新しいデータが読み取られ、新しいデータが利用可能であることを示します。

ADS125P08 各変換後に DRDY パルスが出力され、ADC からデータが読み出されます図 7-23 各変換後に DRDY パルスが出力され、ADC からデータが読み出されます

シーケンス ステップが完了するたびに DRDY を Low に駆動するための DRDY 動作を、図 7-24に示します (DRDY_CFG[1:0] = 01b)。この例には 2 つのシーケンス ステップを再度示し、最初のシーケンス ステップでADC 変換を 4 回実行し、2 番目のシーケンス ステップでの ADC 変換を 3 回実行します。各シーケンス ステップの最後の変換結果が利用可能なとき、DRDY は Low に駆動されます。

ADS125P08 各シーケンス ステップ後の DRDY パルス図 7-24 各シーケンス ステップ後の DRDY パルス

フル シーケンスが完了するたびに DRDY を Low に駆動するための DRDY 動作を、図 7-25に示します (DRDY_CFG[1:0] = 10b)。この例では、シーケンス全体は 2 つのシーケンス ステップ (STEP0 と STEP1) のみで構成されています。最後のシーケンス ステップの最後の変換結果が利用可能なとき、DRDY は Low に駆動されます。

ADS125P08 シーケンス完了後の DRDY パルス図 7-25 シーケンス完了後の DRDY パルス

表 7-26に、FIFO スレッショルドに基づく DRDY 動作を示します (DRDY_CFG[1:0] = 11b)。このモードでは、FIFO_DEPTH[8:0] ビットで示される FIFO の深度が監視され、DRDY の動作 (FIFO_THRES_A[8:0] および FIFO_THRES_B[8:0]) を制御する 2 つの FIFO スレッショルドと比較されます。FIFO バッファの動作と FIFO_DEPTH[8:0] ビットの詳細については、FIFO バッファセクションを参照してください。FIFO の深度がいずれかのスレッショルド (FIFO_THRES_A または FIFO_THRES_B) の大きい方を超えると、DRDY は High から Low に遷移します。この条件は、FIFO_DEPTH > FIFO_THRES_A として記述できます (FIFO_THRES_A が FIFO_THRES_B 以上であると仮定)。FIFO の深度がいずれかのスレッショルドの最小値以下の場合、DRDY は Low から High に遷移します。この条件は、FIFO_DEPTH < FIFO_THRES_B として記述できます (FIFO_THRES_B が FIFO_THRES_A 以下であると仮定)。

表 7-26 FIFO スレッショルドに基づく DRDY 動作 (DRDY_CFG[1:0] = 11b)
スレッショルドの設定 トリガ条件 DRDY 遷移
FIFO_THRES_A ≥ FIFO_THRES_B FIFO_DEPTH > FIFO_THRES_A DRDY の立ち下がりエッジ
FIFO_DEPTH ≤ FIFO_THRES_B 立ち上がりエッジをDRDY する
FIFO_THRES_A < FIFO_THRES_B FIFO_DEPTH > FIFO_THRES_B DRDY の立ち下がりエッジ
FIFO_DEPTH ≤ FIFO_THRES_A 立ち上がりエッジをDRDY する

図 7-26に示す例では、ADC によって 6 つのサンプルが取得され、ADC から 2 つの変換結果が読み取られます。DRDY 動作を制御する FIFO スレッショルドは、FIFO_THRES_A スレッショルド (FIFO_THRES_A[8:0] = 000000101b) に対して 5 サンプル、FIFO_THRES_B スレッショルド (FIFO_THRES_B[8:0] = 000000100b) に対して 4 サンプルの値に設定されます。この場合、FIFO_THRES_A ≥ FIFO_THRES_B になりますしたがって、 (空の FIFO から開始して) 6 つのサンプルが取得されるとすぐに、FIFO_DEPTH > FIFO_THRES_A が満たされ (6 > 5)、DRDY が High から Low に遷移する条件が生じます。ADC から 2 つの変換結果が読み取られ、その間、追加のサンプルが変換されることはなく、FIFO_DEPTH ≤ FIFO_THRES_B が満たされ (4 ≤ 4)、DRDY が Low から High に遷移するという条件が生じます。

ADS125P08 FIFO スレッショルドに基づく DRDY 動作図 7-26 FIFO スレッショルドに基づく DRDY 動作