JAJSML0 December   2025 ADS125P08

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 SFDR の測定
    12. 6.12 ノイズ性能
    13. 6.13 TUE (総合未調整誤差) の測定
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  入力マルチプレクサ
      2. 7.3.2  ハイインピーダンスの入力バッファ
      3. 7.3.3  入力レンジ
      4. 7.3.4  ADC の基準電圧
      5. 7.3.5  電源
        1. 7.3.5.1 AVDD および AVSS
        2. 7.3.5.2 IOVDD
        3. 7.3.5.3 CAPA および CAPD
        4. 7.3.5.4 パワーオン リセット (POR)
      6. 7.3.6  クロック動作
        1. 7.3.6.1 内部発振器
        2. 7.3.6.2 外部クロック
      7. 7.3.7  変調器
      8. 7.3.8  デジタル フィルタ
        1. 7.3.8.1 デジタル フィルタのレイテンシ
        2. 7.3.8.2 sinc3 および sinc4 フィルタ
        3. 7.3.8.3 Sinc4 + Sinc1 カスケード フィルタ
        4. 7.3.8.4 50/60Hz ノッチ フィルタ
      9. 7.3.9  FIFO バッファ
        1. 7.3.9.1 FIFO バッファの読み取りおよび書き込み
        2. 7.3.9.2 FIFO オーバーフローおよびアンダーフロー
        3. 7.3.9.3 FIFO 深度インジケータ
        4. 7.3.9.4 FIFO イネーブルおよびフラッシュ
        5. 7.3.9.5 FIFO スレッショルド
      10. 7.3.10 チャネル自動シーケンサ
        1. 7.3.10.1 自動シーケンサ：基本動作
        2. 7.3.10.2 シーケンサ モード
          1. 7.3.10.2.1 シングルショット モード
          2. 7.3.10.2.2 シングル ステップ連続変換モード
          3. 7.3.10.2.3 シングル シーケンス モード
          4. 7.3.10.2.4 連続シーケンス モード
        3. 7.3.10.3 自動シーケンサの構成
        4. 7.3.10.4 シーケンサの開始と停止
        5. 7.3.10.5 自動シーケンサと DRDY 動作
      11. 7.3.11 オフセットおよびゲインの較正
      12. 7.3.12 汎用 IO (GPIO)
        1. 7.3.12.1 DRDY 出力
        2. 7.3.12.2 FAULT 出力
      13. 7.3.13 バーンアウト電流源
      14. 7.3.14 ADC 0 コード出力での断線検出
      15. 7.3.15 システム モニタ
        1. 7.3.15.1 内部短絡 (オフセット較正)
        2. 7.3.15.2 内部温度センサ
        3. 7.3.15.3 外部リファレンス電圧読み戻し
        4. 7.3.15.4 電源の読み戻し
      16. 7.3.16 フラグ、インジケータ、カウンタの監視
        1. 7.3.16.1  リセット (RESETn フラグ)
        2. 7.3.16.2  AVDD 低電圧モニタ (AVDD_UVn フラグ)
        3. 7.3.16.3  リファレンス低電圧モニタ (REV_UVn フラグ)
        4. 7.3.16.4  変調器オーバーレンジ モニタ (MOD_OVR_FAULTn フラグ)
        5. 7.3.16.5  レジスタ マップ CRC (REG_MAP_CRC_FAULTn フラグ)
        6. 7.3.16.6  メモリ マップ CRC (MEM_INTERNAL_FAULTn フラグ)
        7. 7.3.16.7  FIFO オーバーフロー (FIFO_OFn フラグ) および FIFO アンダーフロー (FIFO_UFn フラグ)
        8. 7.3.16.8  FIFO CRC 故障 (FIFO_CRC_FAULTn フラグ)
        9. 7.3.16.9  GPIO 読み戻し
        10. 7.3.16.10 SPI CRC フォルト (SPI_CRC_FAULTn フラグ)
        11. 7.3.16.11 レジスタ書き込み故障 (REG_WRITE_FAULTn フラグ)
        12. 7.3.16.12 DRDY インジケータ (DRDY ビット)
        13. 7.3.16.13 シーケンサ アクティブ インジケータ (SEQ_ACTIVE ビット)
        14. 7.3.16.14 シーケンス ステップ インジケータ (STEP_INDICATOR[4:0])
        15. 7.3.16.15 ADC 変換カウンタ (CONV_COUNT[3:0])
        16. 7.3.16.16 FIFO 深度インジケータ (FIFO_DEPTH[8:0])
        17. 7.3.16.17 完了したシーケンス カウンタ (SEQ_COUNT[3:0])
      17. 7.3.17 テスト DAC (TDAC)
      18. 7.3.18 並列ポスト フィルタ
        1. 7.3.18.1 並列ポスト フィルタの設定
        2. 7.3.18.2 並列ポスト フィルタの周波数応答
        3. 7.3.18.3 ポスト フィルタ使用時のセトリング タイムと DRDY の動作
        4. 7.3.18.4 推奨されるポスト フィルタ設定の例
      19. 7.3.19 チップ セレクト転送
        1. 7.3.19.1 CS 転送機能の構成
        2. 7.3.19.2 CS 転送タイムアウト
        3. 7.3.19.3 CS 転送ヘッダー、フレーム、状態図
        4. 7.3.19.4 CS-FWD モードの無効化
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力スケーラブルな速度モード
      2. 7.4.2 シーケンサの機能モード
      3. 7.4.3 アイドル モードとスタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
      7. 7.4.7 変換開始の遅延時間
    5. 7.5 プログラミング
      1. 7.5.1  シリアル インターフェイス (SPI)
      2. 7.5.2  シリアル インターフェイス信号
        1. 7.5.2.1 チップ セレクト (CS)
        2. 7.5.2.2 シリアル クロック (SCLK)
        3. 7.5.2.3 シリアル データ入力 (SDI)
        4. 7.5.2.4 シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.2.5 データ準備完了 (DRDY) ピン
      3. 7.5.3  シリアル インターフェイス通信構造
        1. 7.5.3.1 SPI フレーム
        2. 7.5.3.2 STATUS ヘッダー
        3. 7.5.3.3 SPI の CRC
      4. 7.5.4  デバイスのコマンド
        1. 7.5.4.1 無動作
        2. 7.5.4.2 変換データの読み取り
        3. 7.5.4.3 レジスタ読み取りコマンド
        4. 7.5.4.4 レジスタ書き込みコマンド
        5. 7.5.4.5 FIFO バッファ読み取りコマンド
      5. 7.5.5  連続読み取りモード
        1. 7.5.5.1 連続読み取りモードでの変換データの読み取り
        2. 7.5.5.2 連続読み取りモードでのレジスタの読み取り
        3. 7.5.5.3 連続読み取りモードでの FIFO バッファの読み取り
      6. 7.5.6  POR またはリセット後の SPI 通信
      7. 7.5.7  DRDY ピンの動作
      8. 7.5.8  デイジー チェーン動作
      9. 7.5.9  3 線式 SPI モード
        1. 7.5.9.1 3 線式 SPI モードにおけるフレームの再整列
      10. 7.5.10 変換データ
      11. 7.5.11 データ準備完了
        1. 7.5.11.1 DRDY ピンと SDO/DRDY ピン
        2. 7.5.11.2 DRDY ビット
        3. 7.5.11.3 クロックのカウント
    6. 7.6 レジスタ マップ
      1. 7.6.1 ADS125P08 のステータスおよび一般設定ページ
      2. 7.6.2 ADS125P08 ステップ構成ページ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 シリアル インターフェイスの接続
      2. 8.1.2 複数のデバイスとのインターフェイス
      3. 8.1.3 未使用入出力
      4. 8.1.4 デバイスの初期化
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーションの性能プロット - クロストーク
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源
      2. 8.3.2 電源シーケンス
      3. 8.3.3 電源のデカップリング
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.5.8 デイジー チェーン動作

複数の ADC を使用するシステムでは、SPI 接続数を削減するために、デバイスをデイジーチェーン接続することができます。デイジー チェーン接続では、あるデバイスの SPI 出力が次のデバイスの SPI 入力にリンクされるため、チェーン内のデバイスは、ホスト コントローラから単一の論理デバイスに見えます。デイジー チェーン動作には特別なプログラミングは必要ありません。追加のシフト クロックを適用すると、チェーン内のすべてのデバイスにアクセスできます。動作を簡素化するには、各デバイスについて同じ SPI フレーム サイズをプログラムします (たとえば、すべてのデバイスの CRC オプションをイネーブルすると、32 ビットのフレーム サイズが生成されます)。

デイジーチェーン構成で接続された 4 台のデバイスを、図 7-69 に示します。ADS125P08 (1) の SDI はホストの SPI データ出力に接続され、ADS125P08 (4) の SDO/DRDY はホストの SPI データ入力に接続されます。シフト動作は、チェーン内のすべてのデバイスで同時に行われます。各 ADC が変換データをシフトアウトすると、SDI のデータが SDO/DRDY に出現し、チェーン内の次のデバイスの SDI を駆動します。シフト動作は、チェーン内の最後のデバイスに到達するまで続けられます。CS が High になると、SPI フレームは終了します。この時点で、各デバイスにシフトインされたデータが解釈されます。デイジーチェーン動作を行うには、SDO_MODE ビットを使用して、SDO/DRDY ピンをデータ出力専用モードにプログラムします。

ADS125P08 デイジー チェーン接続図 7-69 デイジー チェーン接続

図 7-69に、各データ出力ピンのプルアップ抵抗を示します。SDO/DRDY ピンをデュアル機能モードで使用して、SPI フレーム間で高速な応答時間を実現する場合は、10kΩ プルアップ抵抗を使用してください (エッジトリガ割り込みを使用する場合は特に重要です)。ただし、このピンを SDO としてのみ使用する場合は、100kΩ 抵抗など、より弱いプルアップ抵抗で十分です。

デバイスが電源投入された後の最初の通信で各デバイスにより使用される 24 ビット フレームのサイズを、図 7-70 に示します。

ADS125P08 24 ビットのデータ入力シーケンス図 7-70 24 ビットのデータ入力シーケンス

データを入力するため、ホストは最初に、チェーン内の最後のデバイス向けのデータをシフトインします。各 ADC の入力バイト数は、出力フレーム サイズと一致するようにサイズ設定されています。デフォルトのフレーム サイズは 24 ビットなので、各 ADC には最初に、2 つのコマンド バイトの前にパッド バイトを付加するため、3 バイトが必要です。ADC #4 の入力データが最初で、次に ADC #3 の入力データ、以後同様に続きます。

図 7-69 のデイジー チェーンにおけるレジスタの書き込み動作の詳細な入力データ シーケンスを、図 7-71 に示します。各 ADC について 48 ビット フレームが示されています (STATUS ヘッダーと CRC バイトを有効にした場合の 24 ビット データ)。コマンド動作は、ADC ごとに異なる場合があります。レジスタの読み取り動作では、レジスタのデータを読み取るために 2 番目のフレーム動作が必要です。

ADS125P08 デイジー チェーン接続でのレジスタ データの書き込み
A. オプションの CRC バイト。CRC がディセーブルなら、フレームは 1 バイト短くなります。
B. SCLK が適用される前の SDO/DRDY の以前の状態。
C. オプションの STATUS ヘッダ。STATUS が無効になっている場合、フレームは 2 バイト短くなります。
図 7-71 デイジー チェーン接続でのレジスタ データの書き込み

図 7-69 に記載されているデバイス接続から変換データを読み取るためのクロック シーケンスを、図 7-72 に示します。この例は、32 ビットの出力フレーム (CRC バイトを有効にした場合の 24 ビット データ) を示しています。シーケンス内の最初は ADC (4) の出力データで、次に ADC (3) のデータ、以後同様に続きます。データをシフトアウトするために必要なクロックの総数は、フレームあたりのビット数 × チェーン内のデバイス数で決まります。この例では、出力フレームが 32 ビット × 4 つのデバイスで、合計クロック数は 128 です。

ADS125P08 デイジー チェーン接続での変換データの読み取り
A. オプションの CRC バイト。CRC がディセーブルなら、フレームは 1 バイト短くなります。
B. SCLK が適用される前の SDO/DRDY の以前の状態。
図 7-72 デイジー チェーン接続での変換データの読み取り

式 31 で示されるように、デイジー チェーン構成で接続されるデバイスの最大数は、SCLK 信号の周波数、データ レート、およびフレームあたりのビット数によって制限されます。


式 31. Maximum devices in a chain = ⌊fSCLK / (fDATA × bits per frame)⌋

たとえば、fSCLK = 20MHz、fDATA = 100kSPS で、32 ビットのフレームが使用されるなら、デイジー チェーン接続デバイスの最大数は以下のとおりです：⌊20MHz / (100kHz × 32)⌋ = 6。