JAJSRI9D October   2023  – September 2025 LM51772

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 取り扱い定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  昇降圧制御方式
        1. 7.3.1.1 降圧モード
        2. 7.3.1.2 昇圧モード
        3. 7.3.1.3 昇降圧モード
      2. 7.3.2  パワー セーブ モード
      3. 7.3.3  プログラマブル導通モード PCM
      4. 7.3.4  リファレンス システム
        1. 7.3.4.1 VIO LDO および nRST ピン
      5. 7.3.5  電源電圧の選択 – VSMART スイッチおよび選択ロジック
      6. 7.3.6  イネーブルおよび低電圧誤動作防止
        1. 7.3.6.1 UVLO
        2. 7.3.6.2 VDET コンパレータ
      7. 7.3.7  内部 VCC レギュレータ
        1. 7.3.7.1 VCC1 レギュレータ
        2. 7.3.7.2 VCC2 レギュレータ
      8. 7.3.8  エラー アンプと制御
        1. 7.3.8.1 出力電圧レギュレーション
        2. 7.3.8.2 出力電圧帰還
        3. 7.3.8.3 電圧レギュレーション ループ
        4. 7.3.8.4 ダイナミック電圧スケーリング
      9. 7.3.9  出力電圧放電
      10. 7.3.10 ピーク電流センサ
      11. 7.3.11 短絡保護 - ヒカップ保護
      12. 7.3.12 電流モニタ / リミッタ
        1. 7.3.12.1 概要
        2. 7.3.12.2 出力電流制限
        3. 7.3.12.3 出力電流モニタ
      13. 7.3.13 発振器周波数の選択
      14. 7.3.14 周波数同期
      15. 7.3.15 出力電圧トラッキング
        1. 7.3.15.1 アナログ電圧トラッキング
        2. 7.3.15.2 デジタル電圧トラッキング
      16. 7.3.16 スロープ補償
      17. 7.3.17 構成可能なソフトスタート
      18. 7.3.18 駆動ピン
      19. 7.3.19 デュアル ランダム スペクトラム拡散機能 - DRSS
      20. 7.3.20 ゲート ドライバ
      21. 7.3.21 ケーブル電圧降下補償 (CDC)
      22. 7.3.22 CFG ピンおよび R2D インターフェイス
      23. 7.3.23 高度な監視機能
        1. 7.3.23.1  概要
        2. 7.3.23.2  BUSY
        3. 7.3.23.3  OFF
        4. 7.3.23.4  VOUT
        5. 7.3.23.5  IOUT
        6. 7.3.23.6  入力
        7. 7.3.23.7  温度
        8. 7.3.23.8  CML
        9. 7.3.23.9  その他
        10. 7.3.23.10 ILIM_OP
        11. 7.3.23.11 nFLT/nINT ピン出力
        12. 7.3.23.12 ステータス バイト
      24. 7.3.24 保護機能
        1. 7.3.24.1  サーマル シャットダウン (TSD)
        2. 7.3.24.2  過電流保護
        3. 7.3.24.3  出力過電圧保護 1 (OVP1)
        4. 7.3.24.4  出力過電圧保護 2 (OVP2)
        5. 7.3.24.5  入力電圧保護 (IVP)
        6. 7.3.24.6  入力電圧レギュレーション (IVR)
        7. 7.3.24.7  パワー グッド
        8. 7.3.24.8  ブートストラップ低電圧保護
        9. 7.3.24.9  ブートストラップ過電圧クランプ
        10. 7.3.24.10 CRC - チェック
    4. 7.4 デバイスの機能モード
      1. 7.4.1 概要
      2. 7.4.2 ロジック状態の説明
    5. 7.5 プログラミング
      1. 7.5.1 I2C バス動作
      2. 7.5.2 クロック ストレッチ
      3. 7.5.3 データ転送フォーマット
      4. 7.5.4 定義されたレジスタ アドレスからの単一読み取り
      5. 7.5.5 定義されたレジスタ アドレスから開始されるシーケンシャル READ
      6. 7.5.6 定義されたレジスタ アドレスへの 単一書き込み
      7. 7.5.7 定義されたレジスタ アドレスから開始されるシーケンシャル WRITE
  9. 8 LM51772 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1  WEBENCH ツールによるカスタム設計
        2. 9.2.2.2  周波数
        3. 9.2.2.3  フィードバック ディバイダ
        4. 9.2.2.4  インダクタと電流センス抵抗の選択
        5. 9.2.2.5  出力コンデンサ
        6. 9.2.2.6  入力コンデンサ
        7. 9.2.2.7  スロープ補償
        8. 9.2.2.8  UVLO ディバイダ
        9. 9.2.2.9  ソフトスタート コンデンサ
        10. 9.2.2.10 MOSFET QH1 および QL1
        11. 9.2.2.11 MOSFET QH2 および QL2
        12. 9.2.2.12 ループ補償
        13. 9.2.2.13 外付け部品の選択
      3. 9.2.3 アプリケーション曲線
    3. 9.3 パワー パス付き PD ソース
    4. 9.4 並列 (マルチフェーズ) 動作
    5. 9.5 定電流出力 LED ドライバ
    6. 9.6 ワイヤレス充電供給
    7. 9.7 双方向電力バックアップ
    8. 9.8 電源に関する推奨事項
    9. 9.9 レイアウト
      1. 9.9.1 レイアウトのガイドライン
        1. 9.9.1.1 出力段レイアウト
        2. 9.9.1.2 ゲート ドライバ レイアウト
        3. 9.9.1.3 コントローラのレイアウト
      2. 9.9.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

9.9.1.3 コントローラのレイアウト

ゲート ドライバのパターン走行を最小限にするため、コントローラをパワー MOSFET のできる限り近くに配置する規定により、電流センシングだけでなく、アナログ信号と帰還信号に関連する部品については、以下のように考慮します。

  • 電源と信号のパターンを分けて、ノイズのシールドを実現するためにグランド プレーンを使用します。
  • 相互結合を避けるため、COMP、FB、SLOPE、SS/ATRK、および RT に関連するすべての敏感なアナログ トレースおよびコンポーネントを、次のような高電圧スイッチング ノードから離して配置します。
    • SW1
    • SW2
    • HO1
    • HO2
    • LO1
    • LO2
    • HB1
    • HB2
  • 1 つ以上の内部層をグランド プレーンとして使用します。特に、電源パターンと部品から帰還 (FB) パターンをシールドすることには注意してください。
  • ノイズ ピックアップを最小限に抑えるために、CSA、CSB、ISNSP、ISNSN の各パターンを差動ペアとして配線し、適切なシャント抵抗にケルビン接続を使用します。
  • FB のパターンができるだけ短くなるように、上側と下側の帰還抵抗を各 FB ピンの近くに設置します。上側の帰還抵抗から出力電圧検出ポイントまでのパターンを配線します。
  • パワー グランドには共通のグランド ノードを使用し、アナログ グランドには別のノードを使用して、グランド ノイズの影響を最小限に抑えます。これらのグランド ノードは、IC のグランドピンの 1 つの近くの任意の場所に接続します。
  • HTSSOP パッケージでは、パッケージの底面にある露出した熱パッドを介して、半導体のダイから熱が除去されます。パッケージの露出したパッドはこのパッケージの鉛部分に直接接触していませんが、デバイス (グランド) の基板に熱的に接続されています。この接続によって熱のシンクが大幅に改善されますが、熱除去サブシステムを完成させるには PCB の設計にサーマル ランド、サーマル ビア、グランド プレーンを入れることが必須となります。