JAJSVL3B November   2024  – October 2025 MSPM0G1518 , MSPM0G1519 , MSPM0G3518 , MSPM0G3519

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 デバイス比較チャート
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
      1.      11
    3. 6.3 信号の説明
      1.      13
      2.      14
      3.      15
      4.      16
      5.      17
      6.      18
      7.      19
      8.      20
      9.      21
      10.      22
      11.      23
      12.      24
      13.      25
      14.      26
      15.      27
      16.      28
      17.      29
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN / SLEEP モード
      2. 7.5.2 STOP / STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 電源ランプ
      2. 7.6.2 POR および BOR
    7. 7.7  フラッシュ メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器 (SYSOSC)
      2. 7.9.2 低周波数発振器 (LFOSC)
      3. 7.9.3 システム フェーズ ロック ループ (SYSPLL)
      4. 7.9.4 低周波数クリスタル / クロック
      5. 7.9.5 高周波数クリスタル / クロック
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 コンパレータ (COMP)
      1. 7.15.1 コンパレータ電気的特性
    16. 7.16 DAC
      1. 7.16.1 DAC 電源仕様
      2. 7.16.2 DAC 出力仕様
      3. 7.16.3 DAC 動的仕様
      4. 7.16.4 DAC 直線性仕様
      5. 7.16.5 DAC タイミング仕様
    17. 7.17 I2C
      1. 7.17.1 I2C 特性
      2. 7.17.2 I2C フィルタ
      3. 7.17.3 I2C のタイミング図
    18. 7.18 SPI
      1. 7.18.1 SPI
      2. 7.18.2 SPI タイミング図
    19. 7.19 UART
    20. 7.20 TIMx
    21. 7.21 TRNG
      1. 7.21.1 TRNG 電気的特性
      2. 7.21.2 TRNG スイッチング特性
    22. 7.22 エミュレーションおよびデバッグ
      1. 7.22.1 SWD タイミング
  9. 8 詳細説明
    1. 8.1  機能ブロック図
    2. 8.2  CPU
    3. 8.3  動作モード
      1. 8.3.1 動作モード別の機能 (MSPM0Gx51x)
    4. 8.4  パワー マネージメント ユニット (PMU)
    5. 8.5  クロック モジュール (CKM)
    6. 8.6  DMA
    7. 8.7  イベント
    8. 8.8  メモリ
      1. 8.8.1 メモリ構成
      2. 8.8.2 ペリフェラル ファイル マップ
      3. 8.8.3 ペリフェラルの割り込みベクタ
    9. 8.9  フラッシュ メモリ
    10. 8.10 SRAM
    11. 8.11 GPIO
    12. 8.12 IOMUX
    13. 8.13 ADC
    14. 8.14 温度センサ
    15. 8.15 VREF
    16. 8.16 COMP
    17. 8.17 DAC
    18. 8.18 セキュリティ
    19. 8.19 TRNG
    20. 8.20 AESADV
    21. 8.21 キーストア
    22. 8.22 CRC-P
    23. 8.23 MATHACL
    24. 8.24 UART
    25. 8.25 I2C
    26. 8.26 SPI
    27. 8.27 CAN-FD
    28. 8.28 低周波数サブシステム (LFSS)
    29. 8.29 RTC_B
    30. 8.30 IWDT_B
    31. 8.31 WWDT
    32. 8.32 タイマ (TIMx)
    33. 8.33 デバイスのアナログ接続
    34. 8.34 入力 / 出力の回路図
    35. 8.35 シリアル ワイヤ デバッグ インターフェイス
    36. 8.36 ブート ストラップ ローダ (BSL)
    37. 8.37 デバイス ファクトリ定数
    38. 8.38 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 入門と次のステップ
    2. 10.2 デバイスの命名規則
    3. 10.3 ツールとソフトウェア
    4. 10.4 ドキュメントのサポート
    5. 10.5 サポート・リソース
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
    1. 12.1 トレイ情報
    2.     付録：パッケージ･オプション

8.32 タイマ (TIMx)

これらのデバイスには 2 種類のタイマ ペリフェラルがあり、主な機能をサポートしています。TIMGx (汎用タイマ) と TIMAx (アドバンスト タイマ)。TIMGx は TIMAx のサブセットであるため、タイマ インスタンス間の共通の機能がソフトウェア互換であることを意味します。構成の詳細については、表 8-15 を参照してください。

汎用タイマ (TIMGx) 特有の機能には以下が含まれます。

  • 16/32 ビットのダウン、アップ/ダウン、ダウン/アップ カウンタ、反復リロード モード付き
  • 選択可能 / 構成可能なクロック ソース
  • カウンタ クロック周波数を分周するための 8 ビット プログラマブル プリスケーラ
  • 以下のための 2 つの独立したチャネル
    • 出力の比較
    • 入力のキャプチャ
    • PWM 出力
    • ワンショット モード
  • シャドウ CC レジスタ、TIMG6、TIMG7、TIMG12で利用可能
  • データ保存用のシャドウ レジスタ、TIMG6、TIMG7 で利用可能
  • 直交エンコーダ インターフェイス (QEI) とホールセンサー入力ロジックをサポート、TIMG8、TIMG9 で利用可能
  • 同一電力ドメイン内の異なる TIMx インスタンス間の同期とクロス トリガをサポート
  • 割り込み / DMA トリガ生成とクロス ペリフェラル (ADC など) トリガ機能をサポート

高度制御タイマ (TIMAx) 特有の機能には以下が含まれます。

  • 16 ビットのダウンまたはアップ/ダウン カウンタ、反復リロード モード付き
  • 選択可能 / 構成可能なクロック ソース
  • カウンタ クロック周波数を分周するための 8 ビット プログラマブル プリスケーラ
  • カウンタで所定のサイクル数が経過した後にのみ割り込みまたはイベントを生成する、リピート カウンタ
  • 以下のための最大 4 個の独立したチャネル
    • 出力の比較
    • 入力のキャプチャ
    • PWM 出力
    • ワンショット モード
  • データ保存および CC レジスタ用のシャドウ レジスタ、TIMA0 および TIMA1 で利用可能
  • プログラム可能なデッド バンド挿入機能を備えた相補出力 PWM
  • 非対称型 PWM
  • フォルト処理メカニズムを構成可能
    • 外部フォルト入力またはコンパレータのイベントに対する高速な PWM 応答 (40ns 未満)
    • ラッチされたフォルト状態が発生したとき、ユーザー定義の安全な状態で信号を出力する
  • 同一電力ドメイン内の異なる TIMx インスタンス間の同期とクロス トリガをサポート
  • 割り込みおよび DMA トリガ生成とクロス ペリフェラル (ADC など) トリガ機能をサポート
  • 内部イベント用の 2 つの追加キャプチャ / 比較チャネル
表 8-15 TIMx の構成
タイマ名 パワー ドメイン 分解能 プリスケーラ リピート カウンタ キャプチャ / 比較チャネル 位相ロード シャドウ ロード シャドウ CC デッドバンド フォルト QEI
TIMG0 PD0 16 ビット 8 ビット - 2 - - - - - -
TIMG6 PD1 16 ビット 8 ビット - 2 - - - - - -
TIMG7 PD1 16 ビット 8 ビット - 2 - あり あり - - -
TIMG8 PD0 16 ビット 8 ビット - 2 - - - - - あり
TIMG9 PD0 16 ビット 8 ビット - 2 - - - - - あり
TIMG12 PD1 32 ビット - - 2 - - あり - - -
TIMG14 PD0 16 ビット 8 ビット - 4 - - - - - -
TIMA0 PD1 16 ビット 8 ビット 8 ビット 4 あり あり あり あり あり -
TIMA1 PD1 16 ビット 8 ビット 8 ビット 2 あり あり あり あり あり -
表 8-16 TIMx クロス トリガ マップ (PD1)
TSEL.ETSEL の選択 TIMA0 TIMA1 TIMG6 TIMG7 TIMG12
0 TIMA0.TRIG0 TIMA0.TRIG0 TIMA0.TRIG0 TIMA0.TRIG0 TIMA0.TRIG0
1 TIMA1.TRIG0 TIMA1.TRIG0 TIMA1.TRIG0 TIMA1.TRIG0 TIMA1.TRIG0
2 TIMG6.TRIG0 TIMG6.TRIG0 TIMG6.TRIG0 TIMG6.TRIG0 TIMG6.TRIG0
3 TIMG7.TRIG0 TIMG7.TRIG0 TIMG7.TRIG0 TIMG7.TRIG0 TIMG7.TRIG0
4 TIMG12.TRIG0 TIMG12.TRIG0 TIMG12.TRIG0 TIMG12.TRIG0 TIMG12.TRIG0
5 TIMG8.TRIG0 TIMG8.TRIG0 TIMG8.TRIG0 TIMG8.TRIG0 TIMG8.TRIG0
6 TIMG9.TRIG0 TIMG9.TRIG0 TIMG9.TRIG0 TIMG9.TRIG0 TIMG9.TRIG0
7～15 予約済み
16 イベント サブスクライバ ポート 0 (FSUB0)
17 イベント サブスクライバ ポート 1 (FSUB1)
18～31 予約済み
表 8-17 TIMx クロス トリガ マップ (PD0)
TSEL.ETSEL の選択 TIMG0 TIMG8 TIMG9 TIMG14
0 TIMG0.TRIG0 TIMG0.TRIG0 TIMG0.TRIG0 TIMG0.TRIG0
1 TIMG8.TRIG0 TIMG8.TRIG0 TIMG8.TRIG0 TIMG8.TRIG0
2 TIMG14.TRIG0 TIMG14.TRIG0 TIMG14.TRIG0 TIMG14.TRIG0
3 TIMG9.TRIG0 TIMG9.TRIG0 TIMG9.TRIG0 TIMG9.TRIG0
4～15 予約済み
16 イベント サブスクライバ ポート 0 (FSUB0)
17 イベント サブスクライバ ポート 1 (FSUB1)
18～31 予約済み

詳細については、『MSPM0 G シリーズ 80MHz マイクロコントローラ テクニカル リファレンス マニュアル』の「TIMx」の章を参照してください。