JAJSVV5A December   2024  – June 2025 MSPM0L1116 , MSPM0L1117

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 デバイス比較表
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図
    2. 6.2 ピン属性
      1.      11
    3. 6.3 信号の説明
      1.      13
      2.      14
      3.      15
      4.      16
      5.      17
      6.      18
      7.      19
      8.      20
      9.      21
      10.      22
      11.      23
      12.      24
      13.      25
      14.      26
    4. 6.4 未使用ピンの接続
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  推奨動作条件
    4. 7.4  熱に関する情報
    5. 7.5  電源電流特性
      1. 7.5.1 RUN/SLEEP モード
      2. 7.5.2 STOP/STANDBY モード
      3. 7.5.3 SHUTDOWN モード
    6. 7.6  電源シーケンス
      1. 7.6.1 電源ランプ
      2. 7.6.2 POR および BOR
    7. 7.7  フラッシュ メモリの特性
    8. 7.8  タイミング特性
    9. 7.9  クロック仕様
      1. 7.9.1 システム発振器(SYSOSC)
      2. 7.9.2 低周波数発振器 (LFOSC)
      3. 7.9.3 低周波数クリスタル / クロック
    10. 7.10 デジタル IO
      1. 7.10.1 電気的特性
      2. 7.10.2 スイッチング特性
    11. 7.11 アナログ マルチプレクサ VBOOST
    12. 7.12 ADC
      1. 7.12.1 電気的特性
      2. 7.12.2 スイッチング特性
      3. 7.12.3 直線性パラメータ
      4. 7.12.4 代表的な接続図
    13. 7.13 温度センサ
    14. 7.14 VREF
      1. 7.14.1 電圧特性
      2. 7.14.2 電気的特性
    15. 7.15 I2C
      1. 7.15.1 I2C の特性
      2. 7.15.2 I2C フィルタ
      3. 7.15.3 I2C のタイミング図
    16. 7.16 SPI
      1. 7.16.1 SPI
      2. 7.16.2 SPI タイミング図
    17. 7.17 UART
    18. 7.18 TIMx
    19. 7.19 TRNG 電気的特性
    20. 7.20 TRNG スイッチング特性
    21. 7.21 エミュレーションおよびデバッグ
      1. 7.21.1 SWD のタイミング
  9. 8 詳細説明
    1. 8.1  機能ブロック図
    2. 8.2  CPU
    3. 8.3  動作モード
      1. 8.3.1 動作モード別の機能
    4. 8.4  パワー マネージメント ユニット (PMU)
    5. 8.5  クロック モジュール (CKM)
    6. 8.6  DMA
    7. 8.7  イベント
    8. 8.8  メモリ
      1. 8.8.1 メモリ構成
      2. 8.8.2 ペリフェラル ファイル マップ
      3. 8.8.3 ペリフェラルの割り込みベクタ
    9. 8.9  フラッシュ メモリ
    10. 8.10 SRAM
    11. 8.11 GPIO
    12. 8.12 IOMUX
    13. 8.13 ADC
    14. 8.14 温度センサ
    15. 8.15 VREF
    16. 8.16 セキュリティ
    17. 8.17 TRNG
    18. 8.18 AESADV
    19. 8.19 キーストア
    20. 8.20 CRC-P
    21. 8.21 UART
    22. 8.22 I2C
    23. 8.23 SPI
    24. 8.24 低周波数サブシステム (LFSS)
    25. 8.25 RTC_B
    26. 8.26 IWDT_B
    27. 8.27 WWDT
    28. 8.28 タイマ (TIMx)
    29. 8.29 デバイスのアナログ接続
    30. 8.30 入力 / 出力の回路図
    31. 8.31 シリアル ワイヤ デバッグ インターフェイス
    32. 8.32 ブートストラップ ローダ (BSL)
    33. 8.33 デバイス ファクトリ定数
    34. 8.34 識別
  10. 9 アプリケーション、実装、およびレイアウト
    1. 9.1 代表的なアプリケーション
      1. 9.1.1 回路図
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイスの命名規則
    2. 10.2 ツールとソフトウェア
    3. 10.3 ドキュメントのサポート
    4. 10.4 サポート・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.10.2 スイッチング特性

電源電圧が推奨範囲内で、自由気流の動作温度範囲内のとき (特に記述のない限り)。
パラメータ テスト条件 最小値 標準値 最大値 単位
fmax ポート出力周波数(1) SDIO VDD ≧ 2.7V、CL = 20pF 32 MHz
VDD ≧ 1.71V、CL = 20pF 16 MHz
HSIO VDD ≧ 2.7V、DRV = 1、CL = 20pF 32 MHz
VDD ≧ 2.7V、DRV = 0、CL = 20pF 32 MHz
VDD ≧ 1.71V、DRV = 1、CL = 20pF 24 MHz
VDD ≧ 1.71V、DRV = 0、CL = 20pF 16 MHz
HDIO VDD ≧ 2.7V、DRV = 1、(2)CL = 20pF 20 MHz
VDD ≧ 2.7V、DRV = 0、CL = 20pF 20 MHz
VDD ≧ 1.71V、DRV = 1、(2)CL = 20pF 16 MHz
VDD ≧ 1.71V、DRV = 0、CL = 20pF 16 MHz
ODIO VDD ≧ 1.71V、FM+、CL = 20pF～100pF 1 MHz
tr、tf 出力立ち上がり / 立ち下がり時間 SDIO VDD ≧ 2.7V、CL = 20pF 3.5 ns
VDD ≧ 1.71V、CL = 20pF 6.6 ns
HSIO VDD ≧ 2.7V、DRV = 1、CL = 20pF 1.8 ns
VDD ≧ 2.7V、DRV = 0、CL = 20pF 5.9 ns
VDD ≧ 1.71V、DRV = 1、CL = 20pF 3.7 ns
VDD ≧ 1.71V、DRV = 0、CL = 20pF 12.6 ns
HDIO VDD ≧ 2.7V、DRV = 1、CL = 20pF 1.7 ns
VDD ≧ 2.7V、DRV = 0、CL = 20pF 3.8 ns
VDD ≧ 1.71V、DRV = 1、CL = 20pF 3.1 ns
VDD ≧ 1.71V、DRV = 0、CL = 20pF 8.2 ns
tf 出力立ち下がり時間 ODIO VDD ≧ 1.71V、FM+、CL = 20pF～100pF 20*VDD/5.5 120 ns
(1) I/O タイプ：ODIO = 5V 対応オープン ドレイン、SDIO=標準駆動、HSIO=高速、HDIO =高駆動
(2) DRV = 1 の高駆動強度構成で HDIO を動作させる場合は、信号のスルー レートを制限するため直列抵抗が必要です