JAJSWO2D September   2014  – August 2025 DRV2624

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 グラフのテスト構成
      1. 6.1.1 デフォルトのテスト条件
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  ERM および LRA アクチュエータ向け
      2. 7.3.2  スマート ループ アーキテクチャ
        1. 7.3.2.1 LRA 用自動共振エンジン
        2. 7.3.2.2 LRA 向けリアルタイム共振周波数レポート
        3. 7.3.2.3 LRA でオープン ループに自動切り替え
        4. 7.3.2.4 自動オーバー ドライブおよびブレーキ
          1. 7.3.2.4.1 起動ブースト
          2. 7.3.2.4.2 ブレーキ ファクター
        5. 7.3.2.5 自動レベル キャリブレーション
          1. 7.3.2.5.1 抵抗性損失に対応する自動補償
          2. 7.3.2.5.2 自動的な逆起電力正規化
          3. 7.3.2.5.3 キャリブレーション時間調整
          4. 7.3.2.5.4 ループゲイン制御
          5. 7.3.2.5.5 逆起電力ゲイン制御
        6. 7.3.2.6 アクチュエータ診断
        7. 7.3.2.7 自動再同期
      3. 7.3.3  開ループ動作
        1. 7.3.3.1 LRA 用の波形形状の選択
        2. 7.3.3.2 開ループでの自動ブレーキ
      4. 7.3.4  柔軟なフロントエンド インターフェイス
        1. 7.3.4.1 内部メモリ インターフェイス
          1. 7.3.4.1.1 ライブラリ パラメーター化
          2. 7.3.4.1.2 再生間隔
          3. 7.3.4.1.3 波形シーケンサ
        2. 7.3.4.2 リアルタイム再生 (RTP) インターフェイス
        3. 7.3.4.3 プロセス トリガ
      5. 7.3.5  ノイズ ゲート制御
      6. 7.3.6  エッジ レート制御
      7. 7.3.7  一定の振動強度
      8. 7.3.8  バッテリ電圧報告
      9. 7.3.9  超低電力シャットダウン
      10. 7.3.10 自動移行スタンバイ (低電力)
      11. 7.3.11 I2C ウォッチドッグ タイマ
      12. 7.3.12 デバイスの保護
        1. 7.3.12.1 サーマル センサ
        2. 7.3.12.2 過電流保護
        3. 7.3.12.3 VDD UVLO 保護
        4. 7.3.12.4 ブラウンアウト保護
      13. 7.3.13 POR
      14. 7.3.14 シリコンのリビジョン制御
      15. 7.3.15 LRA および ERM アクチュエータ向け
      16. 7.3.16 多用途ピン機能。
        1. 7.3.16.1 トリガ パルス機能
        2. 7.3.16.2 トリガレベル (イネーブル) 機能
        3. 7.3.16.3 割り込み機能
      17. 7.3.17 スタンバイ状態への自動的な遷移
      18. 7.3.18 自動ブレーキをスタンバイ状態にします
      19. 7.3.19 バッテリ監視と電力維持
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電源の状態
      2. 7.4.2 VDD < 2.5 (最小 VDD) での動作
      3. 7.4.3 VDD > 6V (VDD の絶対最大定格) での動作
      4. 7.4.4 シャットダウン状態での動作
      5. 7.4.5 スタンバイ状態での動作
      6. 7.4.6 ACTIVE 状態での動作
      7. 7.4.7 動作モードを変更
    5. 7.5 例外的な条件下の動作です
      1. 7.5.1 アクチュエータ非接続時の動作
      2. 7.5.2 非可動アクチュエータを取り付けた状態での作業
      3. 7.5.3 REG ピンで短絡による動作
      4. 7.5.4 OUT+、OUT-、またはその両方を短絡したときの動作
    6. 7.6 プログラミング
      1. 7.6.1  LRA 用自動共振エンジン プログラミング
        1. 7.6.1.1 ドライブ時間プログラミング
        2. 7.6.1.2 電流散逸時間のプログラミング
        3. 7.6.1.3 ブランキング時間のプログラミング
        4. 7.6.1.4 ゼロクロス検出時間プログラミング
      2. 7.6.2  自動レベルキャリブレーション プログラミング
        1. 7.6.2.1 定格電圧プログラミング
        2. 7.6.2.2 オーバー ドライブ電圧-クランプのプログラミング
      3. 7.6.3  I2C インターフェイス
        1. 7.6.3.1 TI のハプティクス ブロードキャスト モード
        2. 7.6.3.2 I2C 通信の可用性
        3. 7.6.3.3 一般的な I2C の動作
        4. 7.6.3.4 シングル バイトおよびマルチ バイト転送
        5. 7.6.3.5 シングル バイトの書き込み
        6. 7.6.3.6 マルチ バイトの書き込みと増分マルチ バイトの書き込み
        7. 7.6.3.7 シングル バイトの読み取り
        8. 7.6.3.8 マルチ バイトの読み取り
      4. 7.6.4  開ループ動作のプログラミング
        1. 7.6.4.1 ERM 開ループ動作のプログラミング
        2. 7.6.4.2 LRA 開ループ動作のプログラミング
      5. 7.6.5  閉ループ動作のプログラミング
      6. 7.6.6  診断ルーチン
      7. 7.6.7  キャリブレーション ルーチン
      8. 7.6.8  波形再生プログラミング
        1. 7.6.8.1 波形再生用のデータ形式
        2. 7.6.8.2 開ループ モード
        3. 7.6.8.3 閉ループ モード
      9. 7.6.9  波形の設定と再生
        1. 7.6.9.1 RTP モードを使用した波形再生
        2. 7.6.9.2 RAM へのデータのロード
          1. 7.6.9.2.1 ヘッダー形式
          2. 7.6.9.2.2 RAM 波形データ形式
        3. 7.6.9.3 波形シーケンサ
        4. 7.6.9.4 波形再生トリガ
          1. 7.6.9.4.1 自動ブレーキを使用せずにスタンバイに再生トリガーされます
            1. 7.6.9.4.1.1 自動ブレーキによるスタンバイ状態への再生トリガ (SimpleDrive)
      10. 7.6.10 120
  9. 8 レジスタ マップ
    1. 8.1  アドレス：0x00
    2. 8.2  アドレス：0x01
    3. 8.3  アドレス：0x02
    4. 8.4  アドレス：0x03
    5. 8.5  アドレス：0x04
    6. 8.6  アドレス：0x05
    7. 8.7  アドレス：0x06
    8. 8.8  アドレス：0x07
    9. 8.9  アドレス：0x08
    10. 8.10 アドレス：0x09
    11. 8.11 アドレス：0x0A
    12. 8.12 アドレス：0x0B
    13. 8.13 アドレス：0x0C
    14. 8.14 アドレス：0x0D
    15. 8.15 アドレス：0x0E
    16. 8.16 アドレス：0x0F
    17. 8.17 アドレス：0x10
    18. 8.18 アドレス：0x11
    19. 8.19 アドレス：0x12
    20. 8.20 アドレス：0x13
    21. 8.21 アドレス：0x14
    22. 8.22 アドレス：0x15
    23. 8.23 アドレス：0x16
    24. 8.24 アドレス：0x17
    25. 8.25 アドレス：0x18
    26. 8.26 アドレス：0x19
    27. 8.27 アドレス：0x1A
    28. 8.28 アドレス：0x1B
    29. 8.29 アドレス：0x1C
    30. 8.30 アドレス：0x1D
    31. 8.31 アドレス：0x1F
    32. 8.32 アドレス：0x20
    33. 8.33 アドレス：0x21
    34. 8.34 アドレス：0x22
    35. 8.35 アドレス：0x23
    36. 8.36 アドレス：0x24
    37. 8.37 アドレス：0x25
    38. 8.38 アドレス：0x26
    39. 8.39 アドレス：0x27
    40. 8.40 アドレス：0x28
    41. 8.41 アドレス：0x29
    42. 8.42 アドレス：0x2A
    43. 8.43 アドレス：0x2C
    44. 8.44 アドレス：0x2E
    45. 8.45 アドレス：0x2F
    46. 8.46 アドレス：0x30
    47. 8.47 アドレス：0xFD
    48. 8.48 アドレス：0xFE
    49. 8.49 アドレス：0xFF
  10.   アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1 アクチュエータの選択
          1. 9.2.2.1.1 偏心回転-質量モーター (ERM)
          2. 9.2.2.1.2 リニア共振アクチュエータ (LRA)
            1. 9.2.2.1.2.1 LRA 用自動共振エンジン
        2. 9.2.2.2 コンデンサの選択
        3. 9.2.2.3 インターフェイスの選択
        4. 9.2.2.4 電源選択
      3. 9.2.3 アプリケーション曲線
    3. 9.3 初期化セットアップ
      1. 9.3.1 初期化手順
      2. 9.3.2 一般的な使用例
        1. 9.3.2.1 RAMからの波形または波形シーケンスの再生メモリ
        2. 9.3.2.2 リアルタイム再生 (RTP) 波形の再生
    4. 9.4 電源に関する推奨事項
    5. 9.5 レイアウト
      1. 9.5.1 レイアウトのガイドライン
      2. 9.5.2 レイアウト例
  11. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
    2. 9.2 商標
  12. 10改訂履歴
  13. 11メカニカル、パッケージ、および注文情報
7.6.9.2.1 ヘッダー形式

ヘッダ ブロックは、それぞれ 3 バイトの N 境界定義ブロックで構成されています。N は RAM に格納される効果の数です (N は 127 を上回ることはできません)。各境界定義ブロックには、開始アドレス (2 バイト) と構成バイトが含まれています。

開始アドレスには、この効果に関連する波形データが開始されるメモリ内の位置が含まれます。ヘッダー内のエフェクト ポインタの位置がエフェクト ID になります。最初のエフェクト境界の定義はエフェクト 1 の ID を指し、2 番目の定義はエフェクト 2 の ID を指し、以下同様に続きます。結果のエフェクト ID は、波形シーケンサで使用されるエフェクト ID です。

DRV2624 ヘッダー構造図 7-15 ヘッダー構造

構成バイトには、次の 2 つのパラメータが含まれています。

  • エフェクト サイズには、波形データを定義するバイト数が含まれます。エフェクト サイズ 0 はエラー状態です。波形データは時間値 (2 バイト) として定義されるため、奇数のエフェクトサイズはエラー状態です。したがって、効果サイズは 2 から 30 の偶数でなければなりません。
  • WAVEFORM_REPEATS[2:0] ビットを使用して、波形シーケンサから呼び出されたときに波形全体を再生する回数を選択します。0 の値は繰り返しではなく、波形は 1 回再生されます。値が 1 の場合は 1 回の繰り返しを意味し、波形が 2 回再生されます。7 の値は、GO ビットがクリアされるまでの無限の繰り返しを意味します。

波形を設計する際には、RAM に保存されている波形がスムーズに繰り返されるように、波形の末尾の適切な駆動時間を波形振幅ゼロにするように維持してください。

DRV2624 ヘッダー構成のバイト構造図 7-16 ヘッダー構成のバイト構造