JAJSXH2A July   2025  – November 2025 DP83TC815-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
    1. 5.1 ピンの電源ドメイン
    2. 5.2 ピンの状態
    3. 5.3 ピン多重化
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 IEEE802.1AS の特長
        1. 7.3.1.1 PTP クロックの構成
          1. 7.3.1.1.1 PTP 基準クロック
          2. 7.3.1.1.2 PTP 同期クロック (ウォール クロック)
            1. 7.3.1.1.2.1 PTP 時間の読み取りまたは書き込み
            2. 7.3.1.1.2.2 PTP クロック初期化
            3. 7.3.1.1.2.3 PTP クロック調整
            4. 7.3.1.1.2.4 PTP クロック出力
              1. 7.3.1.1.2.4.1 1 秒あたり 1 パルス (PPS) 出力
          3. 7.3.1.1.3 PTP 時間レジスタ
        2. 7.3.1.2 パケットのタイムスタンプ
          1. 7.3.1.2.1 送信 (出力) パケット パーサーおよびタイムスタンプ
          2. 7.3.1.2.2 受信 (入力) パケット パーサーおよびタイムスタンプ
          3. 7.3.1.2.3 PTP 送信および受信タイムスタンプ レジスタ
        3. 7.3.1.3 イベント トリガとタイムスタンプ
          1. 7.3.1.3.1 イベント トリガ (出力)
            1. 7.3.1.3.1.1 初期化をトリガ
          2. 7.3.1.3.2 イベント タイムスタンプ (入力)
            1. 7.3.1.3.2.1 タイムスタンプの保存と読み取り
          3. 7.3.1.3.3 イベント キャプチャおよび出力トリガ レジスタ
        4. 7.3.1.4 PTP 割り込み
        5. 7.3.1.5 PTP I/O 構成
      2. 7.3.2 TC10 スリープ ウェークアップ
        1. 7.3.2.1 TC10 サポート用 PHY の機能
          1. 7.3.2.1.1 スリープ モードからウェークアップ モードへの遷移
            1. 7.3.2.1.1.1 ローカル ウェーク検出
            2. 7.3.2.1.1.2 WUP の送受信
          2. 7.3.2.1.2 ウェーク転送
          3. 7.3.2.1.3 スリープ間ネゴシエーションへ移行
            1. 7.3.2.1.3.1 スリープ確認
            2. 7.3.2.1.3.2 スリープ要求
            3. 7.3.2.1.3.3 スリープ サイレント
            4. 7.3.2.1.3.4 スリープ失敗
            5. 7.3.2.1.3.5 スリープ
            6. 7.3.2.1.3.6 強制スリープ
        2. 7.3.2.2 スリープ アプリケーション用電源ネットワーク
        3. 7.3.2.3 TC10 以外のアプリケーションの設定
        4. 7.3.2.4 その他のスリープ機能
        5. 7.3.2.5 高速ウェークアップ
      3. 7.3.3 PPM モニタ
      4. 7.3.4 クロック ディザリング
      5. 7.3.5 出力スルーレ制御
      6. 7.3.6 診断ツール キット
        1. 7.3.6.1 信号品質インジケータ
        2. 7.3.6.2 静電気放電 (ESD) 検出
        3. 7.3.6.3 時間領域反射計測
        4. 7.3.6.4 電圧検出
        5. 7.3.6.5 温度検出
      7. 7.3.7 BIST およびループバック モード
        1. 7.3.7.1 データ ジェネレータおよびチェッカ
        2. 7.3.7.2 xMII ループバック
        3. 7.3.7.3 PCS のループバック
        4. 7.3.7.4 デジタル ループバック
        5. 7.3.7.5 アナログ ループバック
        6. 7.3.7.6 リバース ループバック
      8. 7.3.8 準拠性テスト モード
        1. 7.3.8.1 テスト モード 1
        2. 7.3.8.2 テスト モード 2
        3. 7.3.8.3 テスト モード 4
        4. 7.3.8.4 テスト モード 5
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
        1. 7.4.1.1 パワーダウン
        2. 7.4.1.2 リセット
        3. 7.4.1.3 スタンバイ
        4. 7.4.1.4 正常
        5. 7.4.1.5 スリープ
      2. 7.4.2 MDI (Media Dependent Interface)
        1. 7.4.2.1 100BASE-T1 リーダーおよび 100BASE-T1 フォロワ構成
        2. 7.4.2.2 自動極性検出および訂正
        3. 7.4.2.3 ジャバー検出
        4. 7.4.2.4 インターリーブ検出
      3. 7.4.3 MAC インターフェイス
        1. 7.4.3.1 メディア独立インターフェイス
        2. 7.4.3.2 簡易メディア独立インターフェイス
        3. 7.4.3.3 RGMII (Reduced Gigabit Media Independent Interface)
        4. 7.4.3.4 SGMII (Serial Gigabit Media Independent Interface)
      4. 7.4.4 シリアル マネージメント インターフェイス
        1. 7.4.4.1 拡張レジスタ スペース アクセス
        2. 7.4.4.2 書き込み動作 (ポスト インクリメントなし)
        3. 7.4.4.3 読み出し動作 (ポスト インクリメントなし)
        4. 7.4.4.4 書き込み動作 (ポスト インクリメントあり)
        5. 7.4.4.5 読み出し動作 (ポスト インクリメントあり)
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
        1. 7.5.1.1 LED の構成
  9. 8 レジスタ マップ
    1. 8.1 レジスタ アクセスの概要
    2. 8.2 DP83TC815 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 物理メディアの接続
          1. 9.2.1.1.1 コモン モード チョークに関する推奨事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 金属注入
        4. 9.4.1.4 PCB 層スタッキング
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス サポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.3.2.5 高速ウェークアップ

ECU の標準的なスリープウェーク サイクルでは、ウェークアップ後、SoC/ ホストはブートアップに長い時間を要します。リンクアップにレジスタをプログラムする必要がある PHY は、SoC がブートアップ フェーズを完了するまで、リンクアップ プロセスを開始しません。リンクが通信準備を完了するまでに、イーサネット PHY のリンクアップ プロセスは 100ms を要します。これにより、遅延は最大で加算されます。

DP83TC815-Q1 はカスタム高速ウェークアップ機能をサポートしており、ウェークアップから通信準備完了までの遅延時間を短縮します。下の図に、高速ウェークアップ機能ありとなしのタイミング差を示します。


DP83TC815-Q1 高速ウェークアップのタイミング ブロック図
図 7-7 高速ウェークアップのタイミング ブロック図

DP83TC815-Q1 には、スリープとウェーク サイクルの間でレジスタ情報を保存するために必要な、低消費電力のメモリが内蔵されています。メモリに保存されたレジスタ値は、PHY のウェークアップおよびコアのパワーアップ後に自動的にロードされます。SoC/ ホストはレジスタのプログラミングに必要ないため、PHY は独立して通信準備完了を可能にし、ウェークアップから通信準備完了までの遅延を大幅に短縮できます。

VSLEEP ドメインに内蔵されたメモリにより、スリープ状態の間にコア電源 (VDDA、VDD1P0、VDDMAC/VDDIO) がオフになっても情報がそのまま保たれます。このメモリは揮発性であり、VSLEEP 電源がオフになると消去されます。

注: レジスタ メモリは、ピン RESET のアサートでクリアされます。レジスタ メモリをクリアする意図がない限り、スリープウェイク サイクル中は RESET_N をアサートしないでください。

メモリに保存するレジスタ値は、コア電源がオンになったときに、少なくとも 1 回プログラムする必要があります。つまり、遅延の低減は 2 回目のスリープウェイク サイクルからのみ確認できるということです。以下の状態遷移図は、その動作を示しています。


DP83TC815-Q1 高速ウェークアップ ステート マシン
図 7-8 高速ウェークアップ ステート マシン

レジスタをメモリに書き込む操作は、リンクアップ中、スタンバイモード中、通常動作中、または通信中など、次のスリープ ネゴシエーションが行われる前であればいつでも実行できます。メモリへのレジスタのプログラミングは、それ以降のスリープウェイク サイクル中でも実行できます。

メモリをプログラムする手順：

  • 電源投入時の VSLEEP。PHY はスリープ状態に移行します。
  • ローカルまたはリモート ウェイクアップを使用して、PHY をスリープからウェークアップさせます。
  • パワーアップ コア電源 (VDDIO、VDDMAC、VDDA、VDD1P0)
  • SoC を起動させます。
  • PHY のプログラム レジスタと、PHY をリンクアップさせることができます。
  • 以下のシーケンスに従って、メモリにレジスタをプログラムします (リンクアップまたは通信中の任意の時間)
    • 高速ウェークアップをイネーブルにするため、以下のレジスタを同じ順序でプログラムします
      • 0x523 = 0x0001
      • 0x01D2 = 0x0004
      • 0x01D2 = 0x0014
      • 0x01D2 = 0x0004
      • 少なくとも 200 µs 待機
      • 0x01BE = 0x0560
    • 保存する各レジスタ値に対して、次のシーケンスを実行します
      • 0x01BC = <格納するレジスタ アドレス>
      • 0x01BD = <格納するレジスタ データ>
      • 0x01BE = 0x0760
      • 少なくとも 200 µs 待機
  • メモリが読み込まれ、次回のウェイク サイクルからレジスタ値が自動的に読み込まれます。

メモリを任意のタイミングでクリアするには、リセット ピンをアサートする (RESET_N = LOW) か、レジスタ 0x01BE に 0x0060 を書き込みます。