JAJSXH2A July   2025  – November 2025 DP83TC815-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
    1. 5.1 ピンの電源ドメイン
    2. 5.2 ピンの状態
    3. 5.3 ピン多重化
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 IEEE802.1AS の特長
        1. 7.3.1.1 PTP クロックの構成
          1. 7.3.1.1.1 PTP 基準クロック
          2. 7.3.1.1.2 PTP 同期クロック (ウォール クロック)
            1. 7.3.1.1.2.1 PTP 時間の読み取りまたは書き込み
            2. 7.3.1.1.2.2 PTP クロック初期化
            3. 7.3.1.1.2.3 PTP クロック調整
            4. 7.3.1.1.2.4 PTP クロック出力
              1. 7.3.1.1.2.4.1 1 秒あたり 1 パルス (PPS) 出力
          3. 7.3.1.1.3 PTP 時間レジスタ
        2. 7.3.1.2 パケットのタイムスタンプ
          1. 7.3.1.2.1 送信 (出力) パケット パーサーおよびタイムスタンプ
          2. 7.3.1.2.2 受信 (入力) パケット パーサーおよびタイムスタンプ
          3. 7.3.1.2.3 PTP 送信および受信タイムスタンプ レジスタ
        3. 7.3.1.3 イベント トリガとタイムスタンプ
          1. 7.3.1.3.1 イベント トリガ (出力)
            1. 7.3.1.3.1.1 初期化をトリガ
          2. 7.3.1.3.2 イベント タイムスタンプ (入力)
            1. 7.3.1.3.2.1 タイムスタンプの保存と読み取り
          3. 7.3.1.3.3 イベント キャプチャおよび出力トリガ レジスタ
        4. 7.3.1.4 PTP 割り込み
        5. 7.3.1.5 PTP I/O 構成
      2. 7.3.2 TC10 スリープ ウェークアップ
        1. 7.3.2.1 TC10 サポート用 PHY の機能
          1. 7.3.2.1.1 スリープ モードからウェークアップ モードへの遷移
            1. 7.3.2.1.1.1 ローカル ウェーク検出
            2. 7.3.2.1.1.2 WUP の送受信
          2. 7.3.2.1.2 ウェーク転送
          3. 7.3.2.1.3 スリープ間ネゴシエーションへ移行
            1. 7.3.2.1.3.1 スリープ確認
            2. 7.3.2.1.3.2 スリープ要求
            3. 7.3.2.1.3.3 スリープ サイレント
            4. 7.3.2.1.3.4 スリープ失敗
            5. 7.3.2.1.3.5 スリープ
            6. 7.3.2.1.3.6 強制スリープ
        2. 7.3.2.2 スリープ アプリケーション用電源ネットワーク
        3. 7.3.2.3 TC10 以外のアプリケーションの設定
        4. 7.3.2.4 その他のスリープ機能
        5. 7.3.2.5 高速ウェークアップ
      3. 7.3.3 PPM モニタ
      4. 7.3.4 クロック ディザリング
      5. 7.3.5 出力スルーレ制御
      6. 7.3.6 診断ツール キット
        1. 7.3.6.1 信号品質インジケータ
        2. 7.3.6.2 静電気放電 (ESD) 検出
        3. 7.3.6.3 時間領域反射計測
        4. 7.3.6.4 電圧検出
        5. 7.3.6.5 温度検出
      7. 7.3.7 BIST およびループバック モード
        1. 7.3.7.1 データ ジェネレータおよびチェッカ
        2. 7.3.7.2 xMII ループバック
        3. 7.3.7.3 PCS のループバック
        4. 7.3.7.4 デジタル ループバック
        5. 7.3.7.5 アナログ ループバック
        6. 7.3.7.6 リバース ループバック
      8. 7.3.8 準拠性テスト モード
        1. 7.3.8.1 テスト モード 1
        2. 7.3.8.2 テスト モード 2
        3. 7.3.8.3 テスト モード 4
        4. 7.3.8.4 テスト モード 5
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
        1. 7.4.1.1 パワーダウン
        2. 7.4.1.2 リセット
        3. 7.4.1.3 スタンバイ
        4. 7.4.1.4 正常
        5. 7.4.1.5 スリープ
      2. 7.4.2 MDI (Media Dependent Interface)
        1. 7.4.2.1 100BASE-T1 リーダーおよび 100BASE-T1 フォロワ構成
        2. 7.4.2.2 自動極性検出および訂正
        3. 7.4.2.3 ジャバー検出
        4. 7.4.2.4 インターリーブ検出
      3. 7.4.3 MAC インターフェイス
        1. 7.4.3.1 メディア独立インターフェイス
        2. 7.4.3.2 簡易メディア独立インターフェイス
        3. 7.4.3.3 RGMII (Reduced Gigabit Media Independent Interface)
        4. 7.4.3.4 SGMII (Serial Gigabit Media Independent Interface)
      4. 7.4.4 シリアル マネージメント インターフェイス
        1. 7.4.4.1 拡張レジスタ スペース アクセス
        2. 7.4.4.2 書き込み動作 (ポスト インクリメントなし)
        3. 7.4.4.3 読み出し動作 (ポスト インクリメントなし)
        4. 7.4.4.4 書き込み動作 (ポスト インクリメントあり)
        5. 7.4.4.5 読み出し動作 (ポスト インクリメントあり)
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
        1. 7.5.1.1 LED の構成
  9. 8 レジスタ マップ
    1. 8.1 レジスタ アクセスの概要
    2. 8.2 DP83TC815 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 物理メディアの接続
          1. 9.2.1.1.1 コモン モード チョークに関する推奨事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 金属注入
        4. 9.4.1.4 PCB 層スタッキング
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス サポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.4.3.2 簡易メディア独立インターフェイス

DP83TC815-Q1 は RMII コンソーシアムの RMII リビジョン 1.2 および 1.0 で定義された 簡易メディア独立インターフェイス (RMII) を実装しています。このインターフェイスの目的は、条項 22 で規定されている IEEE 802.3u の MII の代替として、ピン数を削減することです。アーキテクチャとしては、RMII 仕様は MII の両側に追加の整合レイヤを提供しますが、MII がない場合に実装できます。

DP83TC815-Q1 には、次の 2 種類の RMII 動作があります：RMII フォロワ と RMII リーダー。RMII フォロワ モードでは、DP83TC815-Q1 は 50MHz CMOS レベル発振器で動作し、MAC から供給されるか、MAC 基準クロックと同期します。RMII リーダー動作では、DP83TC815-Q1 は XI ピンに接続された 25MHz CMOS レベル発振器、または XI ピンと XO ピン間に接続された 25MHz 水晶振動子のいずれかで動作します。RMII リーダーモードにブートストラップすると、RX_D3 で 50MHz 出力クロックが自動的にイネーブルになります。この 50MHz 出力クロックは、MAC に配線する必要があります。

RMII リーダー モードは、ストラップにより、またはレジスタ 0x0648 をプログラミングすることで設定できます。RMII フォロワ モードは、RX_D[2:0] ピンのストラップを使用してのみ構成できます。RMII フォロワ モードの場合、適切なストラップ抵抗を配置すること以外にも、レジスタ 0x0432 を値 0x0004 にも書き込みます。

RMII 仕様には、次の特性があります。

  • MAC と PHY の間で共有される単一のクロック基準
  • 独立した 2 ビット幅の送受信データ パスを提供

このモードでは、送信パスと受信パスの両方に 50MHz リファレンス クロックを使用して、クロック サイクルごとに 2 ビットのデータ転送が行われます。

表 7-28 に、RMII 信号のまとめを示します。

表 7-28 RMII 信号
機能 ピン
データ信号 TX_D[1:0]
RX_D[1:0]
制御信号 TX_EN
CRS_DV
DP83TC815-Q1 RMII シグナリング図 7-21 RMII シグナリング
表 7-29 RMII の送信エンコード
TX_EN TX_D[1:0] 説明
0 00～11 通常のフレーム間
1 00～11 通常のデータの送信
表 7-30 RMII の受信エンコード
CRS_DV RX_ER RX_D[1:0] 説明
0 0 00～11 通常のフレーム間
0 1 00 通常のフレーム間
0 1 01～11 予約済み
1 0 00～11 通常のデータの受信
1 1 00～11 エラーを含むデータの受信

RMII フォロワ：TX_D[1:0] のデータは、XI ピンのリファレンス クロック立ち上がりエッジを基準として PHY 内でラッチされます。データは、XI ピンでの同じ立ち上がりクロック エッジを基準として、RX_D[1:0] に示されます。

RMII リーダー：TX_D[1:0] のデータは、RX_D3 ピンのリファレンスクロックの立ち上がりエッジを基準として PHY 内でラッチされます。RX_D[1:0] のデータは、RX_D3 ピンにおける同じ立ち上がりクロック エッジを基準に出力されます。

DP83TC815-Q1 は RX_DV 信号を供給するため、CRS_DV 通知から RX_DV を分離する必要なく、受信データを回復するより簡単な方法を提供します。RX_ER は、RMII 仕様では必須ではないものの、サポートされています。

RMII には、リファレンス クロックと回復クロックの周波数差を補正するためのプログラマブル FIFO が組み込まれています。プログラマブル FIFO はレジスタ 0x0011[9:8] および 0x0648[9:7] にあり、想定される最大パケット サイズとクロック精度に基づいて内部伝搬遅延を最小化します。

表 7-31 XI クロック PPM = ±100ppm
Reg 0x0011 <9:8> Reg 0x0648 <9:7> PHY レイテンシの増加 エラーなしの最大パケット長
01 010 デフォルト 2250
10 100 80ns 7250