JAJSXH2A July   2025  – November 2025 DP83TC815-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
    1. 5.1 ピンの電源ドメイン
    2. 5.2 ピンの状態
    3. 5.3 ピン多重化
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 IEEE802.1AS の特長
        1. 7.3.1.1 PTP クロックの構成
          1. 7.3.1.1.1 PTP 基準クロック
          2. 7.3.1.1.2 PTP 同期クロック (ウォール クロック)
            1. 7.3.1.1.2.1 PTP 時間の読み取りまたは書き込み
            2. 7.3.1.1.2.2 PTP クロック初期化
            3. 7.3.1.1.2.3 PTP クロック調整
            4. 7.3.1.1.2.4 PTP クロック出力
              1. 7.3.1.1.2.4.1 1 秒あたり 1 パルス (PPS) 出力
          3. 7.3.1.1.3 PTP 時間レジスタ
        2. 7.3.1.2 パケットのタイムスタンプ
          1. 7.3.1.2.1 送信 (出力) パケット パーサーおよびタイムスタンプ
          2. 7.3.1.2.2 受信 (入力) パケット パーサーおよびタイムスタンプ
          3. 7.3.1.2.3 PTP 送信および受信タイムスタンプ レジスタ
        3. 7.3.1.3 イベント トリガとタイムスタンプ
          1. 7.3.1.3.1 イベント トリガ (出力)
            1. 7.3.1.3.1.1 初期化をトリガ
          2. 7.3.1.3.2 イベント タイムスタンプ (入力)
            1. 7.3.1.3.2.1 タイムスタンプの保存と読み取り
          3. 7.3.1.3.3 イベント キャプチャおよび出力トリガ レジスタ
        4. 7.3.1.4 PTP 割り込み
        5. 7.3.1.5 PTP I/O 構成
      2. 7.3.2 TC10 スリープ ウェークアップ
        1. 7.3.2.1 TC10 サポート用 PHY の機能
          1. 7.3.2.1.1 スリープ モードからウェークアップ モードへの遷移
            1. 7.3.2.1.1.1 ローカル ウェーク検出
            2. 7.3.2.1.1.2 WUP の送受信
          2. 7.3.2.1.2 ウェーク転送
          3. 7.3.2.1.3 スリープ間ネゴシエーションへ移行
            1. 7.3.2.1.3.1 スリープ確認
            2. 7.3.2.1.3.2 スリープ要求
            3. 7.3.2.1.3.3 スリープ サイレント
            4. 7.3.2.1.3.4 スリープ失敗
            5. 7.3.2.1.3.5 スリープ
            6. 7.3.2.1.3.6 強制スリープ
        2. 7.3.2.2 スリープ アプリケーション用電源ネットワーク
        3. 7.3.2.3 TC10 以外のアプリケーションの設定
        4. 7.3.2.4 その他のスリープ機能
        5. 7.3.2.5 高速ウェークアップ
      3. 7.3.3 PPM モニタ
      4. 7.3.4 クロック ディザリング
      5. 7.3.5 出力スルーレ制御
      6. 7.3.6 診断ツール キット
        1. 7.3.6.1 信号品質インジケータ
        2. 7.3.6.2 静電気放電 (ESD) 検出
        3. 7.3.6.3 時間領域反射計測
        4. 7.3.6.4 電圧検出
        5. 7.3.6.5 温度検出
      7. 7.3.7 BIST およびループバック モード
        1. 7.3.7.1 データ ジェネレータおよびチェッカ
        2. 7.3.7.2 xMII ループバック
        3. 7.3.7.3 PCS のループバック
        4. 7.3.7.4 デジタル ループバック
        5. 7.3.7.5 アナログ ループバック
        6. 7.3.7.6 リバース ループバック
      8. 7.3.8 準拠性テスト モード
        1. 7.3.8.1 テスト モード 1
        2. 7.3.8.2 テスト モード 2
        3. 7.3.8.3 テスト モード 4
        4. 7.3.8.4 テスト モード 5
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
        1. 7.4.1.1 パワーダウン
        2. 7.4.1.2 リセット
        3. 7.4.1.3 スタンバイ
        4. 7.4.1.4 正常
        5. 7.4.1.5 スリープ
      2. 7.4.2 MDI (Media Dependent Interface)
        1. 7.4.2.1 100BASE-T1 リーダーおよび 100BASE-T1 フォロワ構成
        2. 7.4.2.2 自動極性検出および訂正
        3. 7.4.2.3 ジャバー検出
        4. 7.4.2.4 インターリーブ検出
      3. 7.4.3 MAC インターフェイス
        1. 7.4.3.1 メディア独立インターフェイス
        2. 7.4.3.2 簡易メディア独立インターフェイス
        3. 7.4.3.3 RGMII (Reduced Gigabit Media Independent Interface)
        4. 7.4.3.4 SGMII (Serial Gigabit Media Independent Interface)
      4. 7.4.4 シリアル マネージメント インターフェイス
        1. 7.4.4.1 拡張レジスタ スペース アクセス
        2. 7.4.4.2 書き込み動作 (ポスト インクリメントなし)
        3. 7.4.4.3 読み出し動作 (ポスト インクリメントなし)
        4. 7.4.4.4 書き込み動作 (ポスト インクリメントあり)
        5. 7.4.4.5 読み出し動作 (ポスト インクリメントあり)
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
        1. 7.5.1.1 LED の構成
  9. 8 レジスタ マップ
    1. 8.1 レジスタ アクセスの概要
    2. 8.2 DP83TC815 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 物理メディアの接続
          1. 9.2.1.1.1 コモン モード チョークに関する推奨事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 金属注入
        4. 9.4.1.4 PCB 層スタッキング
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス サポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.3.6.3 時間領域反射計測

時間領域反射計測は、ケーブル上の開放および短絡故障の推定に加えて、ケーブル、コネクタ、終端の品質の判定に役立ちます。DP83TC815-Q1 は、接続されたツイスト ペア ケーブルからテスト パルスを送信します。送信されたパルスはケーブルを伝わり、欠陥や故障などの不完全な箇所で反射します。これにより、デバイスは反射が戻ってくるまでの時間と、すべての反射の強度 (振幅) を測定できます。この手法により、DP83TC815-Q1 はケーブルの開放と短絡を識別できます。

TDR は、レジスタ 0x1E の bit[15] を設定することで有効化されます。手順については、表 7-17に概要を示します。PHY に接続されているリンク パートナーはサイレントである必要があります。TDR 実行中、リンクはダウンしています。

表 7-17 TDR の実行手順
シーケンス 説明 レジスタの読み取り/書き込み
ステップ1：
DP83TC815-Q1 をマスタとして使用		 レジスタを書き込んでリンクダウンを強制的に行い、リンク パートナーがサイレントになるようにします。有効な開放または短絡のケーブル故障の場合でも、TDR はステップ 1 を実行しなくても正常に動作します。良好なケーブル ケースを得るため、TDR レジスタ 0x001E では、このステップをバイパスすると 故障と表示される場合があります。 リーダーをサイレントにするには、Reg[0x1834]= 0x8001 を書き込みます。
ステップ 1：
DP83TC815-Q1 をスレーブとして使用		 レジスタを書き込んでリンクダウンを強制的に行い、リンク パートナーがサイレントになるようにします。有効なオープンおよび短絡ケーブルフォルトが発生した場合でも、TDR はステップ 1 なしでも正常に動作します。良好なケーブル ケースを得るため、TDR レジスタ 0x001E では、このステップをバイパスすると 故障と表示される場合があります。 DP83TC815-Q1 がリンク パートナーの場合、リンク パートナーに reg[0x1834] = 0x8001 を書き込み、サイレントにします。他の PHY を使用する場合は、ベンダにレジスタ書き込みを問い合わせてリンク パートナーをサイレントにします
ステップ 2 TDR の構成：プレラン Reg[0x0523] = 0x0001
Reg[0x04DF] = 0x0003
Reg[0x0827] = 0x3800
Reg[0x0301] = 0x1700
Reg[0x0302] = 0x0045
Reg[0x0303] = 0x042D
Reg[0x0304] = 0x0026
Reg[0x0305] = 0x0015
Reg[0x001F] = 0x4000
Reg[0x0523] = 0x0000
Reg[0x001F] = 0x0000
Reg[0x001E]= 0x8000
ステップ 3 Start TDR Reg[0x001E(15)] = 1
ステップ 4 100ms 待ちます (TDR が最大ケーブル長に収束するのに十分なはずです)
ステップ 5 0x001E[1:0] = [TDR 完了：TDR フェイル]。値は [1,0] にする必要があります。故障タイプと位置は、この正しい値が読み出された場合にのみ有効です。[1,0] 以外の値は、回線上にノイズが発生して TDR が失敗していることを意味します。
ステップ 6 障害の種類と場所が読み取られます。 フォルト ステータスとフォルト タイプについては、レジスタ 0x0310 を読み出します。障害タイプの場合：
TDR_TC-1 Reg 0x0310[7] = peak_detect
0b フォルトが検出されない
1b 故障検出
TDR_TC-1 Reg 0x0310[6] = peak_sign
0b 短絡
1b オープン
**peak_sign ケーブルで故障が検出された場合にのみ有効です。有効な故障が検出された場合、レジスタ 0x0310[5:0] の値が故障位置を示します。