JAJSXH2A July   2025  – November 2025 DP83TC815-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
    1. 5.1 ピンの電源ドメイン
    2. 5.2 ピンの状態
    3. 5.3 ピン多重化
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 タイミング図
    8. 6.8 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 IEEE802.1AS の特長
        1. 7.3.1.1 PTP クロックの構成
          1. 7.3.1.1.1 PTP 基準クロック
          2. 7.3.1.1.2 PTP 同期クロック (ウォール クロック)
            1. 7.3.1.1.2.1 PTP 時間の読み取りまたは書き込み
            2. 7.3.1.1.2.2 PTP クロック初期化
            3. 7.3.1.1.2.3 PTP クロック調整
            4. 7.3.1.1.2.4 PTP クロック出力
              1. 7.3.1.1.2.4.1 1 秒あたり 1 パルス (PPS) 出力
          3. 7.3.1.1.3 PTP 時間レジスタ
        2. 7.3.1.2 パケットのタイムスタンプ
          1. 7.3.1.2.1 送信 (出力) パケット パーサーおよびタイムスタンプ
          2. 7.3.1.2.2 受信 (入力) パケット パーサーおよびタイムスタンプ
          3. 7.3.1.2.3 PTP 送信および受信タイムスタンプ レジスタ
        3. 7.3.1.3 イベント トリガとタイムスタンプ
          1. 7.3.1.3.1 イベント トリガ (出力)
            1. 7.3.1.3.1.1 初期化をトリガ
          2. 7.3.1.3.2 イベント タイムスタンプ (入力)
            1. 7.3.1.3.2.1 タイムスタンプの保存と読み取り
          3. 7.3.1.3.3 イベント キャプチャおよび出力トリガ レジスタ
        4. 7.3.1.4 PTP 割り込み
        5. 7.3.1.5 PTP I/O 構成
      2. 7.3.2 TC10 スリープ ウェークアップ
        1. 7.3.2.1 TC10 サポート用 PHY の機能
          1. 7.3.2.1.1 スリープ モードからウェークアップ モードへの遷移
            1. 7.3.2.1.1.1 ローカル ウェーク検出
            2. 7.3.2.1.1.2 WUP の送受信
          2. 7.3.2.1.2 ウェーク転送
          3. 7.3.2.1.3 スリープ間ネゴシエーションへ移行
            1. 7.3.2.1.3.1 スリープ確認
            2. 7.3.2.1.3.2 スリープ要求
            3. 7.3.2.1.3.3 スリープ サイレント
            4. 7.3.2.1.3.4 スリープ失敗
            5. 7.3.2.1.3.5 スリープ
            6. 7.3.2.1.3.6 強制スリープ
        2. 7.3.2.2 スリープ アプリケーション用電源ネットワーク
        3. 7.3.2.3 TC10 以外のアプリケーションの設定
        4. 7.3.2.4 その他のスリープ機能
        5. 7.3.2.5 高速ウェークアップ
      3. 7.3.3 PPM モニタ
      4. 7.3.4 クロック ディザリング
      5. 7.3.5 出力スルーレ制御
      6. 7.3.6 診断ツール キット
        1. 7.3.6.1 信号品質インジケータ
        2. 7.3.6.2 静電気放電 (ESD) 検出
        3. 7.3.6.3 時間領域反射計測
        4. 7.3.6.4 電圧検出
        5. 7.3.6.5 温度検出
      7. 7.3.7 BIST およびループバック モード
        1. 7.3.7.1 データ ジェネレータおよびチェッカ
        2. 7.3.7.2 xMII ループバック
        3. 7.3.7.3 PCS のループバック
        4. 7.3.7.4 デジタル ループバック
        5. 7.3.7.5 アナログ ループバック
        6. 7.3.7.6 リバース ループバック
      8. 7.3.8 準拠性テスト モード
        1. 7.3.8.1 テスト モード 1
        2. 7.3.8.2 テスト モード 2
        3. 7.3.8.3 テスト モード 4
        4. 7.3.8.4 テスト モード 5
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力モード
        1. 7.4.1.1 パワーダウン
        2. 7.4.1.2 リセット
        3. 7.4.1.3 スタンバイ
        4. 7.4.1.4 正常
        5. 7.4.1.5 スリープ
      2. 7.4.2 MDI (Media Dependent Interface)
        1. 7.4.2.1 100BASE-T1 リーダーおよび 100BASE-T1 フォロワ構成
        2. 7.4.2.2 自動極性検出および訂正
        3. 7.4.2.3 ジャバー検出
        4. 7.4.2.4 インターリーブ検出
      3. 7.4.3 MAC インターフェイス
        1. 7.4.3.1 メディア独立インターフェイス
        2. 7.4.3.2 簡易メディア独立インターフェイス
        3. 7.4.3.3 RGMII (Reduced Gigabit Media Independent Interface)
        4. 7.4.3.4 SGMII (Serial Gigabit Media Independent Interface)
      4. 7.4.4 シリアル マネージメント インターフェイス
        1. 7.4.4.1 拡張レジスタ スペース アクセス
        2. 7.4.4.2 書き込み動作 (ポスト インクリメントなし)
        3. 7.4.4.3 読み出し動作 (ポスト インクリメントなし)
        4. 7.4.4.4 書き込み動作 (ポスト インクリメントあり)
        5. 7.4.4.5 読み出し動作 (ポスト インクリメントあり)
    5. 7.5 プログラミング
      1. 7.5.1 ストラップ構成
        1. 7.5.1.1 LED の構成
  9. 8 レジスタ マップ
    1. 8.1 レジスタ アクセスの概要
    2. 8.2 DP83TC815 のレジスタ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 物理メディアの接続
          1. 9.2.1.1.1 コモン モード チョークに関する推奨事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
        1. 9.4.1.1 信号トレース
        2. 9.4.1.2 復帰パス
        3. 9.4.1.3 金属注入
        4. 9.4.1.4 PCB 層スタッキング
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス サポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

9.4.1.1 信号トレース

PCB トレースは損失が大きいため、長いトレースが信号品質を低下させる可能性があります。トレースはできるだけ短くする必要があります。特に記述のない限り、すべての信号トレースは 50Ω のシングルエンド インピーダンスでなくてはなりません。差動トレースは、50Ω シングルエンドおよび 100Ω 差動でなくてはなりません。初めから終わりまでインピーダンスが制御されるように注意します。インピーダンスの不連続性は反射を引き起こし、放射とシグナル インテグリティの問題につながります。スタブは、すべての信号トレース (特に差動信号ペア) で回避しなければなりません。


DP83TC815-Q1 差動信号トレースの配線
図 9-11 差動信号トレースの配線

差動ペア内では、トレースを互いに並行させ、長さを一致させる必要があります。長さを一致させることで遅延の差が最小化され、同相ノイズと放射の増加を防止できます。MAC インターフェイス接続でも、長さを一致させることは重要です。すべての送信信号トレースは互いに同じ長さ、すべての受信信号トレースは互いに同じ長さでなくてはなりません。SGMII 差動トレースの場合、スキュー不一致を 20ps 未満に抑えることを推奨します。

理想的には、信号路のトレースでクロスオーバを生じさせないようにします。高速信号トレースは内部層で配線し、EMC 特性の向上を図ります。ビアにはインピーダンスの不連続性を生じさせるため、できるだけ少なくする必要があります。トレース ペアは同じ層に配線します。異なる層の信号は、それらの間に少なくとも 1 つの復帰パス プレーンがない限り、互いに交差させてはなりません。差動ペアは、それらの間の結合距離を常に一定に保つ必要があります。利便性と効率性を高めるため、重要な信号 (例：MDI 差動ペア、基準クロック、MAC IF トレース) を最初に配線することを推奨します。