製品詳細

Technology Family AUP Supply voltage (Min) (V) 0.8 Supply voltage (Max) (V) 3.6 Number of channels (#) 1 IOL (Max) (mA) 4 ICC (Max) (uA) 0.9 IOH (Max) (mA) 0 Input type Standard CMOS Output type Open-Drain Features Very high speed (tpd 5-10ns), Partial power down (Ioff), Over-voltage tolerant inputs Rating Catalog
Technology Family AUP Supply voltage (Min) (V) 0.8 Supply voltage (Max) (V) 3.6 Number of channels (#) 1 IOL (Max) (mA) 4 ICC (Max) (uA) 0.9 IOH (Max) (mA) 0 Input type Standard CMOS Output type Open-Drain Features Very high speed (tpd 5-10ns), Partial power down (Ioff), Over-voltage tolerant inputs Rating Catalog
DSBGA (YFP) 4 0 mm² .8 x .8 DSBGA (YZP) 5 2 mm² .928 x 1.428 SOT-23 (DBV) 5 5 mm² 2.9 x 1.6 SOT-5X3 (DRL) 5 2 mm² 1.65 x 1.2 SOT-SC70 (DCK) 5 4 mm² 2 x 2.1 USON (DRY) 6 1 mm² 1.5 x 1 X2SON (DPW) 5 1 mm² .8 x .8 X2SON (DSF) 6 1 mm² 1 x 1
  • Available in the Ultra Small 0.64 mm2 Package (DPW) with 0.5-mm Pitch
  • Low Static-Power Consumption
    (ICC = 0.9 µA Maximum)
  • Low Dynamic-Power Consumption
    (Cpd = 1 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise – Overshoot and Undershoot
    <10% of VCC
  • Ioff Supports Live Insertion, Partial-Power-Down Mode, and Back-Drive Protection
  • Input Hysteresis Allows Slow Input Transition and Better Switching Noise Immunity at the Input
    (Vhys = 250 mV Typ at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 3.3 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA
    Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)
  • Available in the Ultra Small 0.64 mm2 Package (DPW) with 0.5-mm Pitch
  • Low Static-Power Consumption
    (ICC = 0.9 µA Maximum)
  • Low Dynamic-Power Consumption
    (Cpd = 1 pF Typical at 3.3 V)
  • Low Input Capacitance (Ci = 1.5 pF Typical)
  • Low Noise – Overshoot and Undershoot
    <10% of VCC
  • Ioff Supports Live Insertion, Partial-Power-Down Mode, and Back-Drive Protection
  • Input Hysteresis Allows Slow Input Transition and Better Switching Noise Immunity at the Input
    (Vhys = 250 mV Typ at 3.3 V)
  • Wide Operating VCC Range of 0.8 V to 3.6 V
  • Optimized for 3.3-V Operation
  • 3.6-V I/O Tolerant to Support Mixed-Mode Signal Operation
  • tpd = 3.3 ns Maximum at 3.3 V
  • Suitable for Point-to-Point Applications
  • Latch-Up Performance Exceeds 100 mA
    Per JESD 78, Class II
  • ESD Performance Tested Per JESD 22
    • 2000-V Human-Body Model
      (A114-B, Class II)
    • 1000-V Charged-Device Model (C101)

The SN74AUP1G07 device is a single buffer gate with open drain output that operates from 0.8 V to 3.6 V.

The SN74AUP1G07 device is a single buffer gate with open drain output that operates from 0.8 V to 3.6 V.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート SN74AUP1G07 Low-Power Single Buffer/Driver With Open-Drain Outputs データシート (Rev. J) PDF | HTML 2013年 12月 13日
アプリケーション・ノート Understanding Schmitt Triggers (Rev. A) PDF | HTML 2019年 5月 22日
セレクション・ガイド Little Logic Guide 2014 (Rev. G) 2018年 7月 6日
アプリケーション・ノート Designing and Manufacturing with TI's X2SON Packages 2017年 8月 23日
セレクション・ガイド Logic Guide (Rev. AB) 2017年 6月 12日
アプリケーション・ノート How to Select Little Logic (Rev. A) 2016年 7月 26日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新の英語版をダウンロード (Rev.AB) 2014年 11月 6日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日

設計および開発

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評価ボード

5-8-LOGIC-EVM — 5 ピンから 8 ピンの DCK、DCT、DCU、DRL、DBV の各パッケージをサポートする、汎用ロジックの EVM

Flexible EVM designed to support any device that has a DCK, DCT, DCU, DRL, or DBV package in a 5 to 8 pin count.
ユーザー・ガイド: PDF
TI.com で取り扱いなし
シミュレーション・モデル

SN74AUP1G07 Behavioral SPICE Model

SCEM691.ZIP (7 KB) - PSpice Model
シミュレーション・モデル

SN74AUP1G07 IBIS Model

SCEM443.ZIP (48 KB) - IBIS Model
リファレンス・デザイン

TIDA-080002 — ウルトラモバイル低消費電力 DLP® Pico™ qHD ディスプレイのリファレンス・デザイン

The 0.23 qHD DLP chipset is an affordable platform enabling the use of DLP technology with embedded host processor. This chipset is incorporated in to this reference design to enable a low power, on-demand free-form sub-system display for a variety of applications.
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-01226 — DLP Pico 技術使用 小型フル HD 1080p(最大 16A)プロジェクション・ディスプレイのリファレンス・デザイン

This reference design, featuring the DLP Pico™ 0.47-inch TRP Full-HD 1080p display chipset and implemented in the DLP LightCrafter Display 4710 G2 evaluation module (EVM), enables use of full HD resolution for projection display applications such as accessory projectors, screenless displays, (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-01571 — DLP® 技術により輝度を向上する低消費電力ポータブル HD ディスプレイのリファレンス・デザイン

This display reference design features the DLP Pico™ 0.3-inch TRP HD 720p display chipset and is implemented in the DLP LightCrafter™ Display 3010-G2 evaluation module (EVM). It enables the use of HD resolution for projection display applications such as mobile smart TV, virtual (...)
設計ガイド: PDF
回路図: PDF
リファレンス・デザイン

TIDA-00570 — 高速 DLP サブシステム、工業用 3D 印刷、および、デジタル・リソグラフィ用、リファレンス・デザイン

高速 DLP® サブシステム・リファレンス・デザインは、高分解能、高速性、高信頼性が求められる産業用デジタル・リソグラフィーと 3D プリント・アプリケーション向けのシステム・レベルの DLP 開発ボード設計用のリファレンス・デザインを提供します。このリファレンス・デザインは最高分解能の DLP デジタル・マイクロミラー・デバイス DLP9000X と最高速のデジタル・コントローラ DLPC910 を統合することにより、最大のスループットを実現しています。さらに、400 万個以上のマイクロミラー(WQXGA 解像度)を搭載することにより、60 (...)
設計ガイド: PDF
回路図: PDF
パッケージ ピン数 ダウンロード
DSBGA (YFP) 4 オプションの表示
DSBGA (YZP) 5 オプションの表示
SC70 (DCK) 5 オプションの表示
SON (DRY) 6 オプションの表示
SON (DSF) 6 オプションの表示
SOT-23 (DBV) 5 オプションの表示
SOT-5X3 (DRL) 5 オプションの表示
X2SON (DPW) 5 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

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