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ADC12DJ3200QML-SP

활성

RHA(방사능 손상 방지 보증), QMLV, 300krad, 12비트, 듀얼 3.2 GSPS 또는 싱글 6.4 GSPS ADC

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ADC12DJ3200QML-SP

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제품 상세 정보

Sample rate (max) (Msps) 3200, 6400 Resolution (Bits) 12 Number of input channels 1, 2 Interface type JESD204B Analog input BW (MHz) 7300 Features Ultra High Speed Rating Space Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 3000 Architecture Folding Interpolating SNR (dB) 57.2 ENOB (bit) 8.9 SFDR (dB) 76 Operating temperature range (°C) -55 to 125 Input buffer Yes Radiation, TID (typ) (krad) 300 Radiation, SEL (MeV·cm2/mg) 120
Sample rate (max) (Msps) 3200, 6400 Resolution (Bits) 12 Number of input channels 1, 2 Interface type JESD204B Analog input BW (MHz) 7300 Features Ultra High Speed Rating Space Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 3000 Architecture Folding Interpolating SNR (dB) 57.2 ENOB (bit) 8.9 SFDR (dB) 76 Operating temperature range (°C) -55 to 125 Input buffer Yes Radiation, TID (typ) (krad) 300 Radiation, SEL (MeV·cm2/mg) 120
CCGA-FC (NWE) 196 225 mm² 15 x 15 CLGA-FC (ZMX) 196 225 mm² 15 x 15
  • ADC core:
    • 12-Bit resolution
    • Up to 6.4 GSPS in single-channel mode
    • Up to 3.2 GSPS in dual-channel mode
  • Noise floor (no signal, VFS = 1 VPP-DIFF):
    • Dual-channel mode: –149.5 dBFS/Hz
    • Single-channel mode: –152.4 dBFS/Hz
  • Peak noise power ratio (NPR): 45.4 dB
  • Buffered analog inputs with VCMI of 0 V:
    • Analog input bandwidth (–3 dB): 7 GHz
    • Usable input frequency range: >10 GHz
    • Full-scale input voltage (VFS, default): 0.8 VPP
  • Noiseless aperture delay (tAD) adjustment:
    • Precise sampling control: 19-fs step size
    • Temperature and voltage invariant delays
  • Easy-to-use synchronization features
    • Automatic SYSREF timing calibration
    • Timestamp for sample marking
  • JESD204B subclass-1 compliant interface:
    • Maximum lane rate: 12.8 Gbps
    • Up to 16 lanes allows reduced lane rate
  • Digital down-converters in dual-channel mode:
    • Real output: DDC bypass or 2x decimation
    • Complex output: 4x, 8x, or 16x decimation
  • Radiation performance:
    • Total Ionizing Dose (TID): 300 krad (Si)
    • Single Event Latchup (SEL): 120 MeV-cm2/mg
    • Single Event Upset (SEU) immune registers
  • Power consumption: 3 W
  • ADC core:
    • 12-Bit resolution
    • Up to 6.4 GSPS in single-channel mode
    • Up to 3.2 GSPS in dual-channel mode
  • Noise floor (no signal, VFS = 1 VPP-DIFF):
    • Dual-channel mode: –149.5 dBFS/Hz
    • Single-channel mode: –152.4 dBFS/Hz
  • Peak noise power ratio (NPR): 45.4 dB
  • Buffered analog inputs with VCMI of 0 V:
    • Analog input bandwidth (–3 dB): 7 GHz
    • Usable input frequency range: >10 GHz
    • Full-scale input voltage (VFS, default): 0.8 VPP
  • Noiseless aperture delay (tAD) adjustment:
    • Precise sampling control: 19-fs step size
    • Temperature and voltage invariant delays
  • Easy-to-use synchronization features
    • Automatic SYSREF timing calibration
    • Timestamp for sample marking
  • JESD204B subclass-1 compliant interface:
    • Maximum lane rate: 12.8 Gbps
    • Up to 16 lanes allows reduced lane rate
  • Digital down-converters in dual-channel mode:
    • Real output: DDC bypass or 2x decimation
    • Complex output: 4x, 8x, or 16x decimation
  • Radiation performance:
    • Total Ionizing Dose (TID): 300 krad (Si)
    • Single Event Latchup (SEL): 120 MeV-cm2/mg
    • Single Event Upset (SEU) immune registers
  • Power consumption: 3 W

The ADC12DJ3200QML-SP device is an RF-sampling, giga-sample, analog-to-digital converter (ADC) that can directly sample input frequencies from dc to above 10 GHz. In dual-channel mode, the ADC12DJ3200QML-SP can sample up to 3200 MSPS. In single-channel mode, the device can sample up to 6400 MSPS. Programmable tradeoffs in channel count (dual-channel mode) and Nyquist bandwidth (single-channel mode) allow development of flexible hardware that meets the needs of both high channel count or wide instantaneous signal bandwidth applications. Full-power input bandwidth (–3 dB) of 7 GHz, with usable frequencies exceeding the –3-dB point in both dual- and single-channel modes, allows direct RF sampling of L-band, S-band, C-band, and X-band for frequency agile systems.

The ADC12DJ3200QML-SP uses a high-speed JESD204B output interface with up to 16 serialized lanes and subclass-1 compliance for deterministic latency and multidevice synchronization. The serial output lanes support up to 12.8 Gbps, and can be configured to trade off bit rate and number of lanes. Innovative synchronization features, including noiseless aperture delay (tAD) adjustment and SYSREF windowing, simplify system design for synthetic aperture radar (SAR) and phased-array MIMO communications. Optional digital down converters (DDCs) in dual-channel mode allow for reduction in interface rate (real and complex decimation modes) and digital mixing of the signal (complex decimation modes only).

The ADC12DJ3200QML-SP device is an RF-sampling, giga-sample, analog-to-digital converter (ADC) that can directly sample input frequencies from dc to above 10 GHz. In dual-channel mode, the ADC12DJ3200QML-SP can sample up to 3200 MSPS. In single-channel mode, the device can sample up to 6400 MSPS. Programmable tradeoffs in channel count (dual-channel mode) and Nyquist bandwidth (single-channel mode) allow development of flexible hardware that meets the needs of both high channel count or wide instantaneous signal bandwidth applications. Full-power input bandwidth (–3 dB) of 7 GHz, with usable frequencies exceeding the –3-dB point in both dual- and single-channel modes, allows direct RF sampling of L-band, S-band, C-band, and X-band for frequency agile systems.

The ADC12DJ3200QML-SP uses a high-speed JESD204B output interface with up to 16 serialized lanes and subclass-1 compliance for deterministic latency and multidevice synchronization. The serial output lanes support up to 12.8 Gbps, and can be configured to trade off bit rate and number of lanes. Innovative synchronization features, including noiseless aperture delay (tAD) adjustment and SYSREF windowing, simplify system design for synthetic aperture radar (SAR) and phased-array MIMO communications. Optional digital down converters (DDCs) in dual-channel mode allow for reduction in interface rate (real and complex decimation modes) and digital mixing of the signal (complex decimation modes only).
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* Data sheet ADC12DJ3200QML-SP 6.4-GSPS, Single-Channel or 3.2-GSPS, Dual-Channel, 12-Bit, RF-Sampling Analog-to-Digital Converter (ADC) datasheet (Rev. B) PDF | HTML 2021/03/24
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설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

ADC12DJ3200EVM — ADC12DJ3200 12비트, 듀얼 3.2GSPS 또는 싱글 6.4GSPS, RF 샘플링 ADC 평가 모듈

ADC12DJ3200 평가 모듈(EVM)을 이용해 ADC12DJ3200 장치를 평가할 수 있습니다. ADC12DJ3200는 버퍼링된 아날로그 입력을 지원하는 저전력, 12비트, 듀얼 3.2 GSPS/싱글 6.4GSPS, RF 샘플링 아날로그-디지털 컨버터(ADC)로, 프로그래머블 NCO 및 데시메이션 설정을 지원하는 통합 디지털 다운 컨버터(프로그래머블 12비트 및 8비트 ADC 출력 포함)로, JESD204B/C 인터페이스를 지원합니다. EVM에는 광범위한 신호 소스 및 주파수를 수용할 수 있는 트랜스포머 커플 아날로그 입력이 (...)

사용 설명서: PDF
TI.com에서 구매할 수 없습니다
평가 보드

ADC12DJ3200EVMCVAL — ADC12DJ3200QML-SP 평가 모듈

ADC12DJ3200EVMCVAL은 ADC12DJ3200QML-SP 장치를 평가하는 평가 모듈(EVM)입니다. ADC12DJ3200QML-SP은 우주 등급, 저전력, 12비트 듀얼 3.2 GSPS/싱글 6.4 GSPS, RF 샘플링 ADC(아날로그-디지털 컨버터)이며, 버퍼링된 아날로그 입력, 일체형 디지털 다운 컨버터 및 JESD204B 인터페이스를 지원합니다. 일체형 디지털 다운 컨버터에는 데시메이션을 하지 않은 12비트 및 8비트 ADC 출력을 포함하는 프로그래머블 NCO 및 데시메이션 설정이 포함되어 있습니다. EVM에는 (...)

사용 설명서: PDF
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펌웨어

TI-JESD204-IP — TI 고속 데이터 변환기에 연결된 FPGA용 JESD204 고속 설계 IP

JESD204 고속 설계 IP는 FPGA 엔지니어가 JESD204 시스템으로 작동하는 경로를 가속화할 수 있도록 설계 IP는 다운스트림 디지털 처리 및 기타 애플리케이션 로직이 JESD204 프로토콜 대부분의 성능 및 타이밍에 중요한 제약 조건으로부터 격리되는 방식으로 설계되었습니다. IP는 설계자가 펌웨어 개발 시간을 줄이고 FPGA 통합을 용이하게 해줍니다.

JESD204 고속 설계 IP는 TI 고속 데이터 컨버터와 함께 사용할 수 있도록 로열티 없이 제공됩니다. TI는 특정 FPGA 플랫폼과 TI 데이터 컨버터 JMODE 간에 (...)

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지원 소프트웨어

SLVC806 — Xilinx AlphaData Demo

lock = 수출 승인 필요(1분)
지원되는 제품 및 하드웨어

지원되는 제품 및 하드웨어

제품
고속 ADC(≥10 MSPS)
ADC12DJ3200QML-SP — RHA(방사능 손상 방지 보증), QMLV, 300krad, 12비트, 듀얼 3.2 GSPS 또는 싱글 6.4 GSPS ADC
하드웨어 개발
평가 보드
ADC12DJ3200EVMCVAL — ADC12DJ3200QML-SP 평가 모듈
lock 다운로드
시뮬레이션 모델

ADC12DJ3200 and ADC12DJ3200QML-SP IBIS and IBIS-AMI Model

SLVMDV3.ZIP (47828 KB) - IBIS-AMI Model
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시뮬레이션 모델

ADC12DJ3200QML-SP S-Parameter Model

SLVMDU7.ZIP (9 KB) - S-Parameter Model
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조립 도면

ADC12DJ3200QML-EVM Assembly Package

SLVRBF5.ZIP (4838 KB)
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거버(Gerber) 파일

ADC12DJ3200EVMCVAL Design Files

SLVC819.ZIP (4838 KB)
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시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

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패키지 핀 다운로드
CCGA-FC (NWE) 196 옵션 보기
CLGA-FC (ZMX) 196 옵션 보기
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

포럼 주제 모두 보기(영문)

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