概要

電源ノイズ除去 (PSNR) が不十分な発振器は、ノイズの多い電源の影響を受けやすく、発振器出力とアナログ フェーズ ロック ループ (APLL) 出力の両方で位相ノイズを劣化させる可能性があります。LMK6Cx や CDC6Cx などの発振器は、LDO を内蔵することで電源設計を簡素化します。発振器電源フィルタを強化すると、出力クロックの位相ノイズがさらに低減されます。電源の柔軟性が限られているシステムでは、LMK5B33216 などの高性能ネットワーク シンクロナイザを使用することで、内部 LDO を使用して発振器に電力を供給することで、ノイズの多い電源でも低ジッタのクロックを生成できます。さらに、BAW ベースのジッタ クリーナを使用することで、狭いループ帯域幅で APLL 構成を可能にし、発振器が APLL の出力クロックに及ぼす影響を最小限に抑えることができます。