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クロック ネットワーク シンクロナイザ

LMK5B33216

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2.5GHz のバルク弾性波発振器 (BAW VCO) を内蔵し 16 出力、3 個の DPLL と APLL (デジタルとアナログの PLL) を採用したネットワーク シンクロナイザ

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LMK5B33216

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製品詳細

Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Clock network synchronizer Number of outputs 16 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 3000 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
VQFN (RGC) 64 81 mm² (9 mm × 9 mm)
  • Ultra-low jitter BAW VCO based Ethernet clocks
    • 13fs typical RMS jitter at 625MHz with 4MHz 1st order high-pass filter (HPF)
    • 24fs typical RMS jitter at 312.5MHz with 4MHz 1st order HPF
    • 42fs typical/ 60fs maximum RMS jitter at 312.5MHz
    • 47fs typical/ 65fs maximum RMS jitter at 156.25MHz
  • Three high-performance Digital Phase Locked Loops (DPLLs) with paired Analog Phase Locked Loops (APLLs)
    • Programmable DPLL loop bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • Two differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital holdover and hitless switching
  • 16 differential outputs with programmable HSDS, AC-LVPECL, LVDS, and HSCL formats
    • Up to 20 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT[1:0]_P/N, GPIO1, and GPIO2 and 14 differential outputs on OUT[15:0]_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 7 compliant
  • I2C, 3-wire SPI, or 4-wire SPI
  • –40°C to 85°C operating temperature
  • Ultra-low jitter BAW VCO based Ethernet clocks
    • 13fs typical RMS jitter at 625MHz with 4MHz 1st order high-pass filter (HPF)
    • 24fs typical RMS jitter at 312.5MHz with 4MHz 1st order HPF
    • 42fs typical/ 60fs maximum RMS jitter at 312.5MHz
    • 47fs typical/ 65fs maximum RMS jitter at 156.25MHz
  • Three high-performance Digital Phase Locked Loops (DPLLs) with paired Analog Phase Locked Loops (APLLs)
    • Programmable DPLL loop bandwidth from 1mHz to 4kHz
    • < 1ppt DCO frequency adjustment step size
  • Two differential or single-ended DPLL inputs
    • 1Hz (1PPS) to 800MHz input frequency
    • Digital holdover and hitless switching
  • 16 differential outputs with programmable HSDS, AC-LVPECL, LVDS, and HSCL formats
    • Up to 20 total frequency outputs when configured with 6 LVCMOS frequency outputs on OUT[1:0]_P/N, GPIO1, and GPIO2 and 14 differential outputs on OUT[15:0]_P/N
    • 1Hz (1PPS) to 1250MHz output frequency with programmable swing and common mode
    • PCIe Gen 1 to 7 compliant
  • I2C, 3-wire SPI, or 4-wire SPI
  • –40°C to 85°C operating temperature

The LMK5B33216 is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of ethernet-based networking applications with < 5ns timing accuracy (ITU-T G.8273.2 Class D).

The device integrates three DPLLs and three APLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and one external loop filter capacitor, maximizing flexibility and ease of use.

APLL3 features an ultra-high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology in the VCO and can generate 312.5MHz output clocks with 42fs typical RMS jitter (12kHz to 20MHz) irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 and APLL1 feature conventional LC VCOs to provide options for a second or third frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference inputs and automatically performs a hitless switch when the inputs are detected or lost. Zero-Delay Mode (ZDM) provides control over the phase relationship between inputs and outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.

The LMK5B33216 is a high-performance network synchronizer and jitter cleaner designed to meet the stringent requirements of ethernet-based networking applications with < 5ns timing accuracy (ITU-T G.8273.2 Class D).

The device integrates three DPLLs and three APLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth (LBW) and one external loop filter capacitor, maximizing flexibility and ease of use.

APLL3 features an ultra-high performance PLL with TI’s proprietary Bulk Acoustic Wave (BAW) technology in the VCO and can generate 312.5MHz output clocks with 42fs typical RMS jitter (12kHz to 20MHz) irrespective of the DPLL reference input frequency and jitter characteristics. APLL2 and APLL1 feature conventional LC VCOs to provide options for a second or third frequency and/or synchronization domain.

Reference validation circuitry monitors the DPLL reference inputs and automatically performs a hitless switch when the inputs are detected or lost. Zero-Delay Mode (ZDM) provides control over the phase relationship between inputs and outputs.

The device is fully programmable through I2C or SPI. The integrated EEPROM can be used to customize system start-up clocks. The device also features factory default ROM profiles as fallback options.
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* データシート LMK5B33216 3DPLL、3-APLL、 2 入力、16 出力 ネットワーク シンクロナイザ 、BAW VCO 内蔵、イーサネット ベースのネットワーク アプリケーション用 データシート (Rev. C 翻訳版) PDF | HTML 英語版 (Rev.C) PDF | HTML 2025/03/03
アプリケーション・ノート 差動信号およびシングル エンド信号の終端ガイドライン PDF | HTML 英語版 PDF | HTML 2025/12/19
アプリケーション・ノート The Debug Guide for Network Synchronizers (Digital and Analog Phase-Locked Loops) PDF | HTML 2025/11/21
アプリケーション・ノート PLL デバイスの発振器電源の考慮事項 PDF | HTML 英語版 PDF | HTML 2025/11/19
ユーザー・ガイド LMK5B33216 Programmer's Guide (Rev. C) PDF | HTML 2025/11/17
アプリケーション・ノート 112G and 224G PAM-4 SerDes Clocking for Rapid Data Center Switches (Rev. A) PDF | HTML 2025/01/14
アプリケーション・ノート LMK5XXXXXS1 Network Synchronizer Compliance Test Report for PTP Profiles G.8275.1 and G.8275.2 PDF | HTML 2024/05/24

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

評価ボード

LMK5B33216EVM — LMK5B33216 バルク弾性波発振器 (BAW VCO) 搭載、超低ジッタ、16 個の出力、3 個の DPLL/APLL (デジタル / アナログの各 PLL) ネットワーク シンクロナイザの評価

LMK5B33216 は、LMK5B33216 ネットワーク クロック ジェネレータ / シンクロナイザを開発するための評価基板 (EVM) です。この評価基板 (EVM) は、デバイスの評価、準拠試験、システムのプロトタイプ製作に使用できます。

LMK5B33216EVM は、3 個のアナログ PLL (APLL) と、ループ帯域幅がプログラマブルな 3 個のデジタル PLL (DPLL) を統合しています。この EVM は、上記のデバイスと、50Ω の試験装置のインターフェイスを確立するために、クロック入力、発振器入力、クロック出力用の SMA コネクタを複数搭載しています。オンボード (...)

ユーザー ガイド: PDF | HTML
サポート対象の製品とハードウェア
在庫あり
制限：
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入手不可
サポート・ソフトウェア

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

TICS ( テキサス・インスツルメンツのクロックとシンセサイザ) Pro ソフトウェアを使用すると、接頭辞 (製品型番の先頭部分) が以下のいずれかに該当する製品と組み合わせて、評価基板 (EVM) をプログラム (設定) することができます。CDC、LMK、LMX。これらの製品は、フェーズ ロック ループと電圧制御発振器 (PLL+VCO)、シンセサイザ、クロック関連デバイスを搭載しています。

サポート対象の製品とハードウェア
シミュレーション・モデル

LMK5B33216 Family IBIS model

SNAM295.ZIP (239 KB) - IBIS モデル
サポート対象の製品とハードウェア
シミュレーション・モデル

LMK5B33216 IBIS model

SNAM252.ZIP (167 KB) - IBIS モデル
サポート対象の製品とハードウェア
設計ツール

CLOCK-PERFDATA-DESIGN — Clock performance data and register settings for clock generators, network synchronizers, jitter cleaners, and other clocking devices.

Configuration, raw phase noise data, noise plots, and register data for common use cases on clock generators, network synchronizers, jitter cleaners, and other clocking devices
サポート対象の製品とハードウェア
設計ツール

CLOCK-TREE-ARCHITECT — Clock tree architect プログラミング ソフトウェア

Clock tree architect はクロック ツリーの合成ツールであり、開発中システムの要件に基づいてクロック ツリー ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム レベルのマルチチップ クロック供給ソリューションを生成します。

サポート対象の製品とハードウェア
設計ツール

PLLATINUMSIM-SW — PLL ループ フィルタ、位相ノイズ、ロック時間、スプア シミュレーション ツール

PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション ツールです。これらの IC は LMX シリーズのフェーズ ロック ループ (PLL) とシンセサイザを搭載しています。

サポート対象の製品とハードウェア
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
VQFN (RGC) 64 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

投稿されたすべてのフォーラムトピック (英語) を表示

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