NEW

LMK5B33216

アクティブ

2.5GHz のバルク弾性波発振器 (BAW VCO) を内蔵し 16 出力、3 個の DPLL と APLL (デジタルとアナログの PLL) を採用したネットワーク・シンクロナイザ

製品詳細

Function Clock network synchronizer Number of outputs 16 RMS jitter (fs) 47 Output frequency (Min) (MHz) 1.00E-06 Output frequency (Max) (MHz) 3000 Input type LVCMOS, LVDS, LVPECL, HCSL, XTAL Output type LVDS, CML, LVPECL, LVCMOS Supply voltage (Min) (V) 3.135 Supply voltage (Max) (V) 3.465 Features JESD204B Operating temperature range (C) -40 to 85
Function Clock network synchronizer Number of outputs 16 RMS jitter (fs) 47 Output frequency (Min) (MHz) 1.00E-06 Output frequency (Max) (MHz) 3000 Input type LVCMOS, LVDS, LVPECL, HCSL, XTAL Output type LVDS, CML, LVPECL, LVCMOS Supply voltage (Min) (V) 3.135 Supply voltage (Max) (V) 3.465 Features JESD204B Operating temperature range (C) -40 to 85
VQFN (RGC) 64 VQFN (RGC) 64 81 mm² 9 x 9
  • 超低ジッタ BAW VCO ベースのイーサネット・クロック
    • 42fs (標準値) / 60fs (最大値) の RMS ジッタ (312.5MHz 時)
    • 47fs (標準値) / 65fs (最大値) の RMS ジッタ (156.25 MHz 時)
  • アナログ位相ロック・ループ (APLL) と対になった 3 つの高性能デジタル位相ロック・ループ (DPLL)

    • 10mHz~4kHz にプログラム可能な DPLL LPF 帯域幅
    • 1ppt 未満の DCO 周波数調整ステップ・サイズ
  • 2 差動またはシングルエンド DPLL 入力
    • 1Hz~800MHz の入力周波数
    • デジタル・ホールドオーバーおよびヒットレス・スイッチング
  • 16 の差動出力、プログラム可能な HSDS/LVPECL、LVDS、および HSCL 出力形式
    • 最大 20 の合計周波数出力 (OUT0_P/N、OUT1 P/N、GPIO1、GPIO2 の 6 つの LVCMOS 周波数出力と14 の差動出力で構成した場合)
    • 1Hz~1250MHz の出力周波数、プログラム可能なスイングおよび同相範囲
    • PCIe Gen 1~5 準拠
  • I2C または 3 線式 / 4 線式 SPI インターフェイス
  • 超低ジッタ BAW VCO ベースのイーサネット・クロック
    • 42fs (標準値) / 60fs (最大値) の RMS ジッタ (312.5MHz 時)
    • 47fs (標準値) / 65fs (最大値) の RMS ジッタ (156.25 MHz 時)
  • アナログ位相ロック・ループ (APLL) と対になった 3 つの高性能デジタル位相ロック・ループ (DPLL)

    • 10mHz~4kHz にプログラム可能な DPLL LPF 帯域幅
    • 1ppt 未満の DCO 周波数調整ステップ・サイズ
  • 2 差動またはシングルエンド DPLL 入力
    • 1Hz~800MHz の入力周波数
    • デジタル・ホールドオーバーおよびヒットレス・スイッチング
  • 16 の差動出力、プログラム可能な HSDS/LVPECL、LVDS、および HSCL 出力形式
    • 最大 20 の合計周波数出力 (OUT0_P/N、OUT1 P/N、GPIO1、GPIO2 の 6 つの LVCMOS 周波数出力と14 の差動出力で構成した場合)
    • 1Hz~1250MHz の出力周波数、プログラム可能なスイングおよび同相範囲
    • PCIe Gen 1~5 準拠
  • I2C または 3 線式 / 4 線式 SPI インターフェイス

LMK5B33216 は、タイミング精度が 5ns 未満 (クラス D) のイーサネット・ベースのネットワーキング・アプリケーションの厳しい要件を満たすように設計された、高性能ネットワーク・シンクロナイザおよびジッタ・クリーナです。

ネットワーク・シンクロナイザは、ヒットレス・スイッチングとジッタ減衰を実現するために、プログラマブルなループ帯域幅、外部ループ・フィルタ不要を特長とする 3 つの DPLL を内蔵しており、最大限の柔軟性と使いやすさを備えています。各 DPLL は、対になった APLL を DPLL リファレンス入力に位相固定します。

APLL3 は、テキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術を採用した超高性能 PLL を特長としており、DPLL の基準入力周波数にもジッタ特性にも無関係に、42fs (標準値) / 60fs (最大値) の RMS ジッタ (312.5MHz 時) で 312.5MHz の出力クロックを生成できます。APLL2 および APLL1 には、2 番目または 3 番目の周波数ドメイン、同期ドメインのオプションがあります。

リファレンス検証回路は、DPLL 基準クロックを監視し、スイッチオーバー・イベントを検出するとクロック間でヒットレス・スイッチングを実行します。ゼロ遅延と位相ビルドアウトを有効にすることで、入力と出力の位相関係を制御できます。

本デバイスは、I2C または SPI インターフェイスを介して完全にプログラム可能です。オンボード EEPROM を使用して、システムの起動クロックをカスタマイズできます。また、このデバイスには出荷時デフォルトの ROM プロファイルもフォールバック・オプションとして用意されています。

LMK5B33216 は、タイミング精度が 5ns 未満 (クラス D) のイーサネット・ベースのネットワーキング・アプリケーションの厳しい要件を満たすように設計された、高性能ネットワーク・シンクロナイザおよびジッタ・クリーナです。

ネットワーク・シンクロナイザは、ヒットレス・スイッチングとジッタ減衰を実現するために、プログラマブルなループ帯域幅、外部ループ・フィルタ不要を特長とする 3 つの DPLL を内蔵しており、最大限の柔軟性と使いやすさを備えています。各 DPLL は、対になった APLL を DPLL リファレンス入力に位相固定します。

APLL3 は、テキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術を採用した超高性能 PLL を特長としており、DPLL の基準入力周波数にもジッタ特性にも無関係に、42fs (標準値) / 60fs (最大値) の RMS ジッタ (312.5MHz 時) で 312.5MHz の出力クロックを生成できます。APLL2 および APLL1 には、2 番目または 3 番目の周波数ドメイン、同期ドメインのオプションがあります。

リファレンス検証回路は、DPLL 基準クロックを監視し、スイッチオーバー・イベントを検出するとクロック間でヒットレス・スイッチングを実行します。ゼロ遅延と位相ビルドアウトを有効にすることで、入力と出力の位相関係を制御できます。

本デバイスは、I2C または SPI インターフェイスを介して完全にプログラム可能です。オンボード EEPROM を使用して、システムの起動クロックをカスタマイズできます。また、このデバイスには出荷時デフォルトの ROM プロファイルもフォールバック・オプションとして用意されています。

ダウンロード

技術資料

star = TI が選定したこの製品の主要ドキュメント
結果が見つかりませんでした。検索条件をクリアして、もう一度検索を行ってください。
2 をすべて表示
種類 タイトル 最新の英語版をダウンロード 日付
* データシート LMK5B33216 DPLL 3 個、APLL 3 個、2 入力、16 出力のネットワーク・シンクロナイザ、BAW VCO 搭載、イーサネット・ベースのネットワーキング・アプリケーション用 データシート (Rev. A 翻訳版) PDF | HTML 最新の英語版をダウンロード (Rev.B) PDF | HTML 2022年 7月 11日
ユーザー・ガイド LMK5B33216 Programmer's Guide (Rev. A) PDF | HTML 2022年 7月 11日

設計および開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

LMK5B33216EVM — LMK5B33216 超低ジッタ、16 個の出力、3 個の DPLL/APLL (デジタル / アナログの各 PLL) ネットワーク・シンクロナイザの評価基板

LMK5B33216 は、LMK5B33216 ネットワーク・クロック・ジェネレータ / シンクロナイザを開発するための評価基板 (EVM) です。この評価基板 (EVM) は、デバイスの評価、準拠試験、システムのプロトタイプ製作に使用できます。

LMK5B33216EVM は、3 個のアナログ PLL (APLL) と、ループ帯域幅がプログラマブルな 3 個のデジタル PLL (DPLL) を統合しています。この EVM は、上記のデバイスと、50Ω の試験装置のインターフェイスを確立するために、クロック入力、発振器入力、クロック出力向けの SMA コネクタを複数搭載しています。オンボード (...)

TI.com で取り扱いなし
アプリケーション・ソフトウェアとフレームワーク

PLLATINUMSIM-SW — PLLatinum™ シミュレーション・ツール

PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション・ツールです。これらの IC は LMX シリーズのフェーズ・ロック・ループ (PLL) とシンセサイザを搭載しています。
アプリケーション・ソフトウェアとフレームワーク

TICSPRO-SW — TICS (テキサス・インスツルメンツのクロックとシンセサイザ) Pro ソフトウェア

TICS (テキサス・インスツルメンツのクロックとシンセサイザ) Pro ソフトウェアを使用すると、接頭辞 (製品型番の先頭部分) が以下のいずれかに該当する製品と組み合わせて、評価基板 (EVM) をプログラム (設定) することができます。CDC、LMK、LMX。これらの製品は、フェーズ・ロック・ループと電圧制御発振器 (PLL+VCO)、シンセサイザ、クロック関連デバイスを搭載しています。
シミュレーション・モデル

LMK5B33216 IBIS model LMK5B33216 IBIS model

シミュレーション・ツール

PSPICE-FOR-TI TI Design / シミュレーション・ツール向け PSpice®

PSpice® for TI は、各種アナログ回路の機能評価に役立つ、設計とシミュレーション向けの環境です。設計とシミュレーションに適したこのフル機能スイートは、Cadence® のアナログ分析エンジンを使用しています。PSpice for TI は無償で使用でき、アナログや電源に関する TI の製品ラインアップを対象とする、業界でも有数の大規模なモデル・ライブラリが付属しているほか、選択された一部のアナログ動作モデルも利用できます。

設計とシミュレーション向けの環境である PSpice for TI (...)
設計ツール

CLOCK-TREE-ARCHITECT Clock tree architect プログラミング・ソフトウェア

Clock tree architect はクロック・ツリーの合成ツールであり、開発中システムの要件に基づいてクロック・ツリー・ソリューションを生成する方法で、お客様の設計プロセスの効率化に貢献します。このツールは、多様なクロック供給製品を収録した包括的なデータベースからデータを抽出し、システム・レベルのマルチチップ・クロック供給ソリューションを生成します。
パッケージ ピン数 ダウンロード
VQFN (RGC) 64 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス・デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

TI 製品の品質、パッケージ、ご注文に関するお問い合わせは、TI サポートをご覧ください。​​​​​​​​​​​​​​

ビデオ