LMK5C22212A
BAW VCO (バルク弾性波電圧制御発振器) 搭載、2 個の DPLL (デジタル PLL)、2 個の APLL (アナログ PLL)、2 個の入力と 12 個の出力、ネットワーク シンクロナイザ
LMK5C22212A
- 超低ジッタ
BAW VCO ベースの無線インフラとイーサネット クロック
- 491.52MHz での RMS ジッタ 40fs (標準値) / 57fs (最大値)
- 245.76MHz での RMS ジッタ 50fs (標準値) / 62fs (最大値)
-
2 つのアナログ位相ロック ループ (APLL) による 2 つの高性能デジタル位相ロック ループ (DPLL)
- 1mHz～4kHz にプログラム可能な DPLL ループ フィルタの帯域幅
- 1ppt 未満の DCO 周波数調整ステップ サイズ
- 2 差動またはシングルエンド DPLL 入力
- 入力周波数：1Hz (1PPS) ～ 800MHz
- デジタル ホールドオーバー および ヒットレス スイッチング
-
プログラム可能な HSDS、AC-LVPECL、LVDS、HSCL 形式による、
12
の差動出力
- 最大 16 つの合計周波数出力 (OUT0_P/N、OUT1 P/N、GPIO1、GPIO2 の 6 つの LVCMOS 周波数出力と、OUT2_P/N から OUT11_P/N までの 10 つの差動出力で構成した場合)
- プログラム可能なスイングおよび同相モードによる 1Hz (1PPS)～1250MHz の出力周波数
- PCIe Gen 1～6 準拠
- I2C または 3 線式 / 4 線式 SPI
LMK5C22212A は、無線通信およびインフラ アプリケーションの厳しい要件を満たすように設計された高性能ネットワーク シンクロナイザおよびジッタ クリーナです。
ネットワーク シンクロナイザは、ループ帯域幅がプログラム可能で外部ループ フィルタを使用しないヒットレス スイッチングとジッタ減衰を実現するために、2 つの DPLL を内蔵しており、最大限の柔軟性と使いやすさを備えています。各 DPLL は、対になった APLL を DPLL リファレンス入力に位相固定します。
APLL1 は、BAW APLL として知られるテキサス・インスツルメンツ独自のバルク弾性波 (BAW) 技術を採用した超高性能 PLL を特長としており、XO および DPLL リファレンス入力のジッタにも周波数にも無関係に、45fs (標準値) / 60fs (最大値)、12kHz～20MHz RMS ジッタ (491.52MHz 時) で、出力クロックを生成できます。APLL2/DPLL2 には、2 番目の周波数および / また同期ドメインのオプションがあります。
リファレンス検証回路は、DPLL 基準クロックを監視し、スイッチオーバー イベントを検出すると入力間でヒットレス スイッチングを実行します。ゼロ遅延モード (ZDM) と位相キャンセルを有効にすることで、入力と出力の位相関係を制御できます。
本デバイスは、I2C または SPI インターフェイスを介して完全にプログラム可能です。内蔵 EEPROM を使用して、システムの起動クロックをカスタマイズできます。また、このデバイスには出荷時デフォルトの ROM プロファイルもフォールバック オプションとして用意されています。
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | LMK5C22212A JESD204B/C および BAW 搭載、無線通信用、2 DPLL、2 APLL、2 入力、12 出力ネットワーク シンクロナイザ、 データシート | PDF | HTML | 英語版 | PDF | HTML | 2021/08/11 |
| アプリケーション・ノート | 差動信号およびシングル エンド信号の終端ガイドライン | PDF | HTML | 英語版 | PDF | HTML | 2025/12/19 | |
| アプリケーション・ノート | PLL デバイスの発振器電源の考慮事項 | PDF | HTML | 英語版 | PDF | HTML | 2025/11/19 | |
| ユーザー・ガイド | LMK5C22212A Programmer's Guide (Rev. A) | PDF | HTML | 2025/11/17 |
設計と開発
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