JAJSVM4C September   2024  – July 2025 AM2612 , AM2612-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 パッケージの比較
    1. 4.1 デバイス識別情報
    2. 4.2 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
      1. 5.1.1 AM261x ZCZ のピン配置図
      2. 5.1.2 AM261x ZFG のピン配置図
      3. 5.1.3 AM261x ZEJ のピン配置図
      4. 5.1.4 AM261x ZNC のピン配置図
    2. 5.2 ピン属性
      1.      16
      2.      17
    3. 5.3 信号の説明
      1.      19
      2. 5.3.1  ADC
        1.       21
        2.       22
        3.       23
        4. 5.3.1.1 ADC-CMPSS の信号接続
      3. 5.3.2  ADC_CAL
        1.       26
      4. 5.3.3  ADC VREF
        1.       28
      5. 5.3.4  CPSW
        1.       30
        2.       31
        3.       32
        4.       33
        5.       34
        6.       35
        7.       36
      6. 5.3.5  CPTS
        1.       38
      7. 5.3.6  DAC
        1.       40
      8. 5.3.7  EPWM
        1.       42
        2.       43
        3.       44
        4.       45
        5.       46
        6.       47
        7.       48
        8.       49
        9.       50
        10.       51
      9. 5.3.8  EQEP
        1.       53
        2.       54
      10. 5.3.9  FSI
        1.       56
        2.       57
      11. 5.3.10 GPIO
        1.       59
      12. 5.3.11 GPMC0
        1.       61
      13. 5.3.12 I2C
        1.       63
        2.       64
        3.       65
      14. 5.3.13 LIN
        1.       67
        2.       68
        3.       69
      15. 5.3.14 MCAN
        1.       71
        2.       72
      16. 5.3.15 MMC
        1.       74
      17. 5.3.16 OSPI
        1.       76
        2.       77
      18. 5.3.17 電源
        1.       79
      19. 5.3.18 PRU-ICSS
        1.       81
        2.       82
        3.       83
        4.       84
        5.       85
      20. 5.3.19 SDFM
        1.       87
        2.       88
      21. 5.3.20 SPI
        1.       90
        2.       91
        3.       92
        4.       93
      22. 5.3.21 システム、その他
        1. 5.3.21.1 ブート モードの構成
          1.        96
        2. 5.3.21.2 クロック供給
          1.        98
          2.        99
          3.        100
        3. 5.3.21.3 エミュレーションおよびデバッグ
          1.        102
          2.        103
        4. 5.3.21.4 システム
          1.        105
        5. 5.3.21.5 VMON
          1.        107
        6. 5.3.21.6 予約済み
          1.        109
        7.       110
          1.        111
      23. 5.3.22 UART
        1.       113
        2.       114
        3.       115
        4.       116
        5.       117
        6.       118
      24. 5.3.23 USB0
        1.       120
      25. 5.3.24 XBAR
        1.       122
        2.       123
    4. 5.4 ピン接続要件
      1.      ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  静電気放電 (ESD) 拡張車載定格
    3. 6.3  静電気放電 (ESD) 産業用評価
    4. 6.4  電源投入時間 (POH) の概要
      1. 6.4.1 車載用温度プロファイル
    5. 6.5  推奨動作条件
    6. 6.6  動作性能ポイント
    7. 6.7  消費電力の概略
      1. 6.7.1 消費電力 - 400MHz 動作時の R5F 最大値
      2. 6.7.2 消費電力 - 500MHz 動作時の R5F 最大値
    8. 6.8  電気的特性
      1. 6.8.1 デジタルおよびアナログ IO 電気的特性
      2. 6.8.2 A/D コンバータの特性
        1. 6.8.2.1 A/D コンバータ (ADC)
        2. 6.8.2.2 ADC 入力モデル
      3. 6.8.3 コンパレータ サブシステム A (CMPSSA)
      4. 6.8.4 D/A コンバータ (DAC)
      5. 6.8.5 パワー マネージメント ユニット (PMU)
      6. 6.8.6 安全コンパレータ
    9. 6.9  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.9.1 VPP の仕様
      2. 6.9.2 ハードウェア要件
      3. 6.9.3 プログラミング シーケンス
      4. 6.9.4 ハードウェア保証への影響
    10. 6.10 熱抵抗特性
      1. 6.10.1 ZCZ パッケージの熱特性
      2. 6.10.2 ZFG パッケージの熱特性
      3. 6.10.3 ZEJ パッケージの熱特性
      4. 6.10.4 ZNC パッケージの熱特性
    11. 6.11 タイミングおよびスイッチング特性
      1. 6.11.1 タイミング パラメータおよび情報
      2. 6.11.2 電源シーケンス
        1. 6.11.2.1 パワーオンおよびリセットのシーケンシング
          1. 6.11.2.1.1 電源リセット シーケンスの説明
        2. 6.11.2.2 パワーダウン シーケンス
      3. 6.11.3 システムのタイミング
        1. 6.11.3.1 システムのタイミング条件
        2. 6.11.3.2 リセット タイミング
          1. 6.11.3.2.1 PORz のタイミング要件
          2.        166
          3. 6.11.3.2.2 WARMRSTn のスイッチング特性
          4.        168
          5. 6.11.3.2.3 WARMRSTn タイミング要件
          6.        170
        3. 6.11.3.3 安全信号タイミング
          1. 6.11.3.3.1 SAFETY_ERRORn スイッチング特性
          2.        173
      4. 6.11.4 クロック仕様
        1. 6.11.4.1 入力クロック / 発振器
          1. 6.11.4.1.1 水晶発振器 (XTAL) パラメータ
          2. 6.11.4.1.2 外部クロックの特性
        2. 6.11.4.2 クロックのタイミング
          1. 6.11.4.2.1 クロックのタイミング要件
          2.        180
          3. 6.11.4.2.2 クロックのスイッチング特性
          4.        182
      5. 6.11.5 ペリフェラル
        1. 6.11.5.1  3 ポートのギガビット イーサネット MAC (CPSW)
          1. 6.11.5.1.1 CPSW MDIO のタイミング
            1. 6.11.5.1.1.1 CPSW MDIO のタイミング条件
            2. 6.11.5.1.1.2 CPSW MDIO のタイミング要件
            3. 6.11.5.1.1.3 CPSW MDIO のスイッチング特性
            4.         189
          2. 6.11.5.1.2 CPSW RGMII のタイミング
            1. 6.11.5.1.2.1 CPSW RGMII のタイミング条件
            2. 6.11.5.1.2.2 CPSW RGMII[x]_RCLK のタイミング要件 - RGMII モード
            3. 6.11.5.1.2.3 CPSW RGMII[x]_RD[3:0]、RGMII[x]_RCTL のタイミング要件
            4.         194
            5. 6.11.5.1.2.4 CPSW RGMII[x]_TCLK のスイッチング特性 - RGMII モード
            6. 6.11.5.1.2.5 CPSW RGMII[x]_TD[3:0]、RGMII[x]_TCTL のスイッチング特性 - RGMII モード
            7.         197
          3. 6.11.5.1.3 CPSW RMII のタイミング
            1. 6.11.5.1.3.1 CPSW RMII のタイミング条件
            2. 6.11.5.1.3.2 CPSW RMII[x]_REFCLK のタイミング要件 - RMII モード
            3.         201
            4. 6.11.5.1.3.3 CPSW RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RXER のタイミング要件 - RMII モード
            5.         203
            6. 6.11.5.1.3.4 CPSW RMII[x]_TXD[1:0]、RMII[x]_TXEN のスイッチング特性 - RMII モード
            7.         205
        2. 6.11.5.2  拡張キャプチャ (eCAP)
          1. 6.11.5.2.1 ECAP のタイミング条件
          2. 6.11.5.2.2 ECAP のタイミング要件
          3.        209
          4. 6.11.5.2.3 ECAP スイッチング特性
          5.        211
        3. 6.11.5.3  拡張パルス幅変調 (ePWM)
          1. 6.11.5.3.1 EPWM のタイミング条件
          2. 6.11.5.3.2 EPWM のタイミング要件
          3.        215
          4. 6.11.5.3.3 EPWM スイッチング特性
          5.        217
          6.        EPWM の特性
        4. 6.11.5.4  拡張直交エンコーダ パルス (eQEP)
          1. 6.11.5.4.1 EQEP のタイミング条件
          2. 6.11.5.4.2 EQEP のタイミング要件
          3.        222
          4. 6.11.5.4.3 EQEP スイッチング特性
        5. 6.11.5.5  高速シリアル インターフェイス (FSI)
          1. 6.11.5.5.1 FSI のタイミング条件
          2. 6.11.5.5.2 FSIRX のタイミング要件
          3.        227
          4. 6.11.5.5.3 FSIRX スイッチング特性
          5. 6.11.5.5.4 FSITX スイッチング特性
          6.        230
          7. 6.11.5.5.5 FSITX SPI 信号モードのスイッチング特性
          8.        232
        6. 6.11.5.6  汎用入出力 (GPIO)
          1. 6.11.5.6.1 GPIO のタイミング条件
          2. 6.11.5.6.2 GPIO のタイミング要件
          3. 6.11.5.6.3 GPIO スイッチング特性
        7. 6.11.5.7  汎用メモリ コントローラ (GPMC)
          1. 6.11.5.7.1 GPMC のタイミング条件
          2. 6.11.5.7.2 GPMC/NOR フラッシュのタイミング要件 – 同期モード
          3. 6.11.5.7.3 GPMC/NOR フラッシュのスイッチング特性 - 同期モード 100MHz
          4.        241
          5. 6.11.5.7.4 GPMC/NOR フラッシュのタイミング要件 – 非同期モード
          6. 6.11.5.7.5 GPMC/NOR フラッシュのスイッチング特性 - 非同期モード 100MHz
          7.        244
          8. 6.11.5.7.6 GPMC/NAND フラッシュのタイミング要件 – 非同期モード
          9. 6.11.5.7.7 GPMC/NAND フラッシュのスイッチング特性 - 非同期モード 100MHz
          10.        247
        8. 6.11.5.8  インター インテグレーテッド サーキット (I2C)
          1. 6.11.5.8.1 I2C
        9. 6.11.5.9  LIN (Local Interconnect Network)
          1. 6.11.5.9.1 LIN のタイミング条件
          2. 6.11.5.9.2 LIN のタイミング要件
          3. 6.11.5.9.3 LIN スイッチング特性
        10. 6.11.5.10 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
          1. 6.11.5.10.1 MCAN のタイミング条件
          2. 6.11.5.10.2 MCAN スイッチング特性
        11. 6.11.5.11 シリアル・ペリフェラル・インターフェイス (SPI)
          1. 6.11.5.11.1 SPI のタイミング条件
          2. 6.11.5.11.2 SPI コントローラ モードのタイミング要件
          3.        260
          4. 6.11.5.11.3 SPI コントローラ モードのスイッチング特性 (クロック位相 = 0)
          5.        262
          6. 6.11.5.11.4 SPI ペリフェラル モードのタイミング要件
          7.        264
          8. 6.11.5.11.5 SPI ペリフェラル モードのスイッチング特性
          9.        266
        12. 6.11.5.12 マルチメディア カード セキュア デジタル (MMCSD)
          1. 6.11.5.12.1 MMC のタイミング条件
          2. 6.11.5.12.2 MMC のタイミング要件 - SDカードのデフォルト速度モード
          3.        270
          4. 6.11.5.12.3 MMC スイッチング特性 - SD カード デフォルト高速モード
          5.        272
          6. 6.11.5.12.4 MMC のタイミング要件 - SDカードの高速度モード
          7.        274
          8. 6.11.5.12.5 MMC スイッチング特性 - SDカード高速モード
          9.        276
        13. 6.11.5.13 オクタル シリアル ペリフェラル インターフェイス (OSPI)
          1. 6.11.5.13.1 OSPI のタイミング条件
          2. 6.11.5.13.2 OSPI PHY モード
            1. 6.11.5.13.2.1 PHY データ トレーニング付き OSPI
              1. 6.11.5.13.2.1.1 PHY データ トレーニング用の OSPI DLL 遅延マッピング
              2. 6.11.5.13.2.1.2 OSPI のタイミング要件 - PHY データ トレーニング
              3.          283
              4. 6.11.5.13.2.1.3 OSPI のスイッチング特性 - PHY データ トレーニング
              5.          285
            2. 6.11.5.13.2.2 データ トレーニングなし OSPI0
              1. 6.11.5.13.2.2.1 OSPI0 PHY SDR のタイミング
                1. 6.11.5.13.2.2.1.1 OSPI0 の DLL 遅延マッピング – PHY SDR タイミング モード
                2. 6.11.5.13.2.2.1.2 OSPI0 のタイミング要件 - PHY SDR モード
                3.           290
                4. 6.11.5.13.2.2.1.3 OSPI0 のスイッチング特性 - PHY SDR モード
                5.           292
              2. 6.11.5.13.2.2.2 OSPI0 PHY DDR のタイミング
                1. 6.11.5.13.2.2.2.1 OSPI0 の DLL 遅延マッピング – PHY DDR タイミング モード
                2. 6.11.5.13.2.2.2.2 OSPI0 のタイミング要件 - PHY DDR モード
                3.           296
                4. 6.11.5.13.2.2.2.3 OSPI0 のスイッチング特性 - PHY DDR モード
                5.           298
            3. 6.11.5.13.2.3 データ トレーニングなし OSPI1
              1. 6.11.5.13.2.3.1 OSPI1 PHY SDR のタイミング
                1. 6.11.5.13.2.3.1.1 OSPI1 の DLL 遅延マッピング – PHY SDR タイミング モード
                2. 6.11.5.13.2.3.1.2 OSPI1 のタイミング要件 - PHY SDR モード
                3.           303
                4. 6.11.5.13.2.3.1.3 OSPI1 のスイッチング特性 - PHY SDR モード
                5.           305
              2. 6.11.5.13.2.3.2 OSPI1 PHY DDR のタイミング
                1. 6.11.5.13.2.3.2.1 OSPI1 の DLL 遅延マッピング – PHY DDR タイミング モード
                2. 6.11.5.13.2.3.2.2 OSPI1 のタイミング要件 - PHY DDR モード
                3.           309
                4. 6.11.5.13.2.3.2.3 OSPI1 のスイッチング特性 - PHY DDR モード
                5.           311
          3. 6.11.5.13.3 OSPI タップ モード
            1. 6.11.5.13.3.1 OSPI タップ SDR のタイミング
              1. 6.11.5.13.3.1.1 OSPI のタイミング要件 - タップ SDR モード
              2.          315
              3. 6.11.5.13.3.1.2 OSPI のスイッチング特性 - タップ SDR モード
              4.          317
            2. 6.11.5.13.3.2 OSPI0 タップ DDR のタイミング
              1. 6.11.5.13.3.2.1 OSPI のタイミング要件 - タップ DDR モード
              2.          320
              3. 6.11.5.13.3.2.2 OSPI のスイッチング特性 - タップ DDR モード
              4.          322
        14. 6.11.5.14 プログラマブル リアルタイム ユニットおよび産業用通信サブシステム (PRU-ICSS)
          1. 6.11.5.14.1 PRU-ICSS プログラマブル リアルタイム ユニット (PRU)
            1. 6.11.5.14.1.1 PRU-ICSS PRU のタイミング条件
            2. 6.11.5.14.1.2 PRU-ICSS PRU のスイッチング特性 – 直接出力モード
            3.         327
            4. 6.11.5.14.1.3 PRU-ICSS PRU のタイミング要件 – パラレル キャプチャ モード
            5.         329
            6. 6.11.5.14.1.4 PRU-ICSS PRU のタイミング要件 – シフトイン モード
            7.         331
            8. 6.11.5.14.1.5 PRU-ICSS PRU のスイッチング特性 – シフト アウト モード
            9.         333
          2. 6.11.5.14.2 PRU-ICSS PRU シグマ デルタおよびペリフェラルインターフェイス
            1. 6.11.5.14.2.1 PRU_ICSS PRU シグマ デルタおよびペリフェラル インターフェイスのタイミング条件
            2. 6.11.5.14.2.2 PRU_ICSS PRU のタイミング要件 – シグマ デルタ モード
            3.         337
            4. 6.11.5.14.2.3 PRU-ICSS PRU タイミング要件 – ペリフェラル インターフェイス モード
            5.         339
            6. 6.11.5.14.2.4 PRU-ICSS PRU スイッチング特性 - ペリフェラル インターフェイス モード
            7.         341
          3. 6.11.5.14.3 PRU-ICSS パルス幅変調 (PWM)
            1. 6.11.5.14.3.1 PRU-ICSS PWM のタイミング条件
            2. 6.11.5.14.3.2 PRU-ICSS PWM スイッチング特性
            3.         345
          4. 6.11.5.14.4 PRU-ICSS 産業用イーサネット ペリフェラル (IEP)
            1. 6.11.5.14.4.1 PRU-ICSS IEP のタイミング条件
            2. 6.11.5.14.4.2 PRU-ICSS IEP タイミング要件 - SYNCx による入力有効化
            3.         349
            4. 6.11.5.14.4.3 PRU-ICSS IEP のタイミング要件 - デジタル IO
            5.         351
            6. 6.11.5.14.4.4 PRU-ICSS IEP タイミング要件- LATCHx_IN
            7.         353
          5. 6.11.5.14.5 PRU-ICSS UART (ユニバーサル非同期レシーバ / トランスミッタ)
            1. 6.11.5.14.5.1 PRU-ICSS UART のタイミング条件
            2. 6.11.5.14.5.2 PRU-ICSS UART タイミング要件
            3. 6.11.5.14.5.3 PRU-ICSS UART スイッチング特性
            4.         358
          6. 6.11.5.14.6 PRU-ICSS 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.11.5.14.6.1 PRU-ICSS ECAP のタイミング条件
            2. 6.11.5.14.6.2 PRU-ICSS ECAP タイミング要件
            3.         362
            4. 6.11.5.14.6.3 PRU-ICSS ECAP スイッチング特性
            5.         364
          7. 6.11.5.14.7 PRU-ICSS MDIO および MII
            1. 6.11.5.14.7.1 PRU-ICSS MDIO のタイミング
              1. 6.11.5.14.7.1.1 PRU-ICSS MDIO のタイミング条件
              2. 6.11.5.14.7.1.2 PRU-ICSS MDIO タイミング要件
              3. 6.11.5.14.7.1.3 PRU-ICSS MDIO スイッチング特性
              4.          370
            2. 6.11.5.14.7.2 PRU-ICSS MII のタイミング
              1. 6.11.5.14.7.2.1 PRU-ICSS MII のタイミング条件
              2. 6.11.5.14.7.2.2 PRU_ICSSG MII のタイミング要件 – MII[x]_RX_CLK
              3.          374
              4. 6.11.5.14.7.2.3 PRU-ICSS MII のタイミング要件 - MII[x]_RXD[3:0]、MII[x]_RX_DV、MII[x]_RX_ER
              5.          376
              6. 6.11.5.14.7.2.4 PRU-ICSS MII スイッチング特性 - MII[x]_TX_CLK
              7.          378
              8. 6.11.5.14.7.2.5 PRU-ICSS MII スイッチング特性 - MII[x]_TXD[3:0] および MII[x]_TXEN
              9.          380
        15. 6.11.5.15 シグマ デルタ フィルタ モジュール (SDFM)
          1. 6.11.5.15.1 SDFM のタイミング条件
          2. 6.11.5.15.2 SDFM スイッチング特性
        16. 6.11.5.16 UART (ユニバーサル非同期レシーバ / トランスミッタ)
          1. 6.11.5.16.1 UART のタイミング条件
          2. 6.11.5.16.2 UART のタイミング要件
          3. 6.11.5.16.3 UART スイッチング特性
          4.        388
        17. 6.11.5.17 ユニバーサル シリアル バス (USB)
      6. 6.11.6 エミュレーションおよびデバッグ
        1. 6.11.6.1 JTAG
          1. 6.11.6.1.1 JTAG のタイミング条件
          2. 6.11.6.1.2 JTAG のタイミング要件
          3. 6.11.6.1.3 JTAG スイッチング特性
          4.        395
        2. 6.11.6.2 トレース
          1. 6.11.6.2.1 デバッグ トレースのタイミング条件
          2. 6.11.6.2.2 デバッグ トレースのスイッチング特性
          3.        399
    12. 6.12 デカップリング コンデンサの要件
      1. 6.12.1 デカップリング コンデンサの要件
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-R5F サブシステム
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 外部発振器
      2. 8.1.2 JTAG、EMU、およびトレース
      3. 8.1.3 ハードウェア リファレンス設計およびガイドライン
      4. 8.1.4 USB 2.0 の動作
    2. 8.2 OSPI のリセット
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート リソース
    5. 9.5 商標
    6. 9.6 静電放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

表 5-32 GPMC0 信号の説明
信号名 [1] ピンの種類 [2] 説明 [3] ZCZ ピン [4] ZFG ピン [4] ZEJ ピン [4] ZNC ピン [4]
GPMC0_ADVn_ALE O GPMC アドレス有効 (アクティブ Low) またはアドレス ラッチ イネーブル A8 A10 C9 B9
GPMC0_CLK (1) IO GPMC クロック L3 T3 M1 L2
GPMC0_CLKLB (2) IO GPMC クロック ループバック B15 A18 B16 A17
GPMC0_DIR O GPMC データ バス信号方向制御 B10 D10 A9
GPMC0_OEn_REn O GPMC 出力イネーブル (アクティブ Low) または読み出しイネーブル (アクティブ Low) A10、B14、C8 A12、A16、A9 A8、B10、D13 B15
GPMC0_WEn O GPMC 書き込みイネーブル (アクティブ Low) C14、D7 B9、D17 B14、B7
GPMC0_WPn O GPMC フラッシュ書き込み保護 (アクティブ Low) D9 C9 C11
GPMC0_A0 O GPMC アドレス 0 出力。8 ビット データ非多重化メモリを効果的にアドレス指定するためにのみ使用されます。 C11 B13 B11 C13
GPMC0_A1 O GPMC アドレス 1 出力 (A/D 非多重化モード) およびアドレス 17 (A/D 多重化モード) C2 B1 A3 A3
GPMC0_A2 O GPMC アドレス 2 出力 (A/D 非多重化モード) およびアドレス 18 (A/D 多重化モード) D2 A3 C5 A4
GPMC0_A3 O GPMC アドレス 3 出力 (A/D 非多重化モード) およびアドレス 19 (A/D 多重化モード) B2 B3 A4 B5
GPMC0_A4 O GPMC アドレス 4 出力 (A/D 非多重化モード) およびアドレス 20 (A/D 多重化モード) D3 A2 B4 A5
GPMC0_A5 O GPMC アドレス 5 出力 (A/D 非多重化モード) およびアドレス 21 (A/D 多重化モード) B16 B19 C15
GPMC0_A6 O GPMC アドレス 6 出力 (A/D 非多重化モード) およびアドレス 22 (A/D 多重化モード) B1 C3 A5 A6
GPMC0_A7 O GPMC アドレス 7 出力 (A/D 非多重化モード) およびアドレス 23 (A/D 多重化モード) A11 A13 A12 A12
GPMC0_A8 O GPMC アドレス 8 出力 (A/D 非多重化モード) およびアドレス 24 (A/D 多重化モード) A16 A19 C16
GPMC0_A9 O GPMC アドレス 9 出力 (A/D 非多重化モード) およびアドレス 25 (A/D 多重化モード) E3 C2 C4 B2
GPMC0_A10 O GPMC アドレス 10 出力 (A/D 非多重化モード) およびアドレス 26 (A/D 多重化モード) D1 D2 B1 B1
GPMC0_A11 O GPMC アドレス 11 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) E4 D1 C1 B3
GPMC0_A12 O GPMC アドレス 12 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) F2 E2 C2 C2
GPMC0_A13 O GPMC アドレス 13 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) E2 C1 B2 A2
GPMC0_A14 O GPMC アドレス 14 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) C1 B2 A2 B4
GPMC0_A15 O GPMC アドレス 15 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) C12 C14 C12 A14
GPMC0_A16 O GPMC アドレス 16 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) C10 B12 A10 B12
GPMC0_A17 O GPMC アドレス 17 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) C15 C19 B17
GPMC0_A18 O GPMC アドレス 18 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) P2 U2 P3 T1
GPMC0_A19 O GPMC アドレス 19 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) D15 C18 B16
GPMC0_A20 O GPMC アドレス 20 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) D17、F3 E19、F1 F4 E2
GPMC0_A21 O GPMC アドレス 21 出力 (A/D 非多重化モード) (A/D 多重化モードでは未使用) C18 E20
GPMC0_AD0 IO GPMC データ 0 入出力 (A/D 非多重化モード) および追加アドレス 1 出力 (A/D 多重化モード) V17 W16 R14 V15
GPMC0_AD1 IO GPMC データ 1 入出力 (A/D 非多重化モード) および追加アドレス 2 出力 (A/D 多重化モード) T16 Y16 T14 W15
GPMC0_AD2 IO GPMC データ 2 入出力 (A/D 非多重化モード) および追加アドレス 3 出力 (A/D 多重化モード) P15 W17 T15 W16
GPMC0_AD3 IO GPMC データ 3 入出力 (A/D 非多重化モード) および追加アドレス 4 出力 (A/D 多重化モード) F1 G1 D1 D1
GPMC0_AD4 IO GPMC データ 4 入出力 (A/D 非多重化モード) および追加アドレス 5 出力 (A/D 多重化モード) F4 G2 D2 D2
GPMC0_AD5 IO GPMC データ 5 入出力 (A/D 非多重化モード) および追加アドレス 6 出力 (A/D 多重化モード) G2 E1 D3 C1
GPMC0_AD6 IO GPMC データ 6 入出力 (A/D 非多重化モード) および追加アドレス 7 出力 (A/D 多重化モード) A9 A11 C10 A11
GPMC0_AD7 IO GPMC データ 7 入出力 (A/D 非多重化モード) および追加アドレス 8 出力 (A/D 多重化モード) D11 D15 B13 B14
GPMC0_AD8 IO GPMC データ 8 入出力 (A/D 非多重化モード) および追加アドレス 9 出力 (A/D 多重化モード) B9、E1 B11、F2 D8、E3 B10、E3
GPMC0_AD9 IO GPMC データ 9 入出力 (A/D 非多重化モード) および追加アドレス 10 出力 (A/D 多重化モード) R16 Y17 R15 V16
GPMC0_AD10 IO GPMC データ 10 入出力 (A/D 非多重化モード) および追加アドレス 11 出力 (A/D 多重化モード) D14 C16 A15
GPMC0_AD11 O GPMC データ 11 入出力 (A/D 非多重化モード) および追加アドレス 12 出力 (A/D 多重化モード) N1 R2 M2 N2
GPMC0_AD12 O GPMC データ 12 入出力 (A/D 非多重化モード) および追加アドレス 13 出力 (A/D 多重化モード) N4 R1 N1 N1
GPMC0_AD13 IO GPMC データ 13 入出力 (A/D 非多重化モード) および追加アドレス 14 出力 (A/D 多重化モード) D13 B17 C14
GPMC0_AD14 IO GPMC データ 14 入出力 (A/D 非多重化モード) および追加アドレス 15 出力 (A/D 多重化モード) A15 B18 B15
GPMC0_AD15 IO GPMC データ 15 入出力 (A/D 非多重化モード) および追加アドレス 16 出力 (A/D 多重化モード) H2 H1 E1 F1
GPMC0_BE0n_CLE O GPMC 下位バイト イネーブル (アクティブ Low) またはコマンド ラッチ イネーブル C13 A17 A14 A16
GPMC0_BE1n O GPMC 上位バイト イネーブル (アクティブ Low) B11 C12 A11 B11
GPMC0_CSn0 O GPMC チップ セレクト 0 (アクティブ Low) A14、B8 B10、B16 B8、C13 A10、A15
GPMC0_CSn1 O GPMC チップ セレクト 1 (アクティブ Low) G3 H2 E2 E1
GPMC0_CSn2 O GPMC チップ セレクト 2 (アクティブ Low) U18 Y19 R16 W18
GPMC0_CSn3 O GPMC チップ セレクト 3 (アクティブ Low) T18 W19 N14 V18
GPMC0_WAIT0 I GPMC ウェイト外部表示 C9 D11 B9
GPMC0_WAIT1 I GPMC ウェイト外部表示 C7 C7 C8 C9
(1) GPMC0 が同期モードで動作している場合、MSS_IOMUX:PR0_PRU0_GPO9_CFG_REG レジスタの RXACTIVE ビットを 0x1 に設定し、MSS_IOMUX:PR0_PRU0_GPO9_CFG_REG レジスタの TX_DIS ビットを 0x0 にリセットする必要があります。
(2) GPMC0_CLKLB は、リタイミング目的で内部的に使用されるクロック ループバック信号です。