JAJSVM4 データシート

JAJSVM4C September 2024 – July 2025 AM2612 , AM2612-Q1

PRODUCTION DATA

1
1 特長
2 アプリケーション
3 説明
1. 3.1 機能ブロック図
4 パッケージの比較
1. 4.1 デバイス識別情報
2. 4.2 関連製品
5 端子構成および機能
1. 5.1 ピン配置図
2. 5.2 ピン属性
  1. 16
  2. 17
3. 5.3 信号の説明
  1. 19
  2. 5.3.1 ADC
    1. 21
    2. 22
    3. 23
    4. 5.3.1.1 ADC-CMPSS の信号接続
  3. 5.3.2 ADC_CAL
    1. 26
  4. 5.3.3 ADC VREF
    1. 28
  5. 5.3.4 CPSW
    1. 30
    2. 31
    3. 32
    4. 33
    5. 34
    6. 35
    7. 36
  6. 5.3.5 CPTS
    1. 38
  7. 5.3.6 DAC
    1. 40
  8. 5.3.7 EPWM
    1. 42
    2. 43
    3. 44
    4. 45
    5. 46
    6. 47
    7. 48
    8. 49
    9. 50
    10. 51
  9. 5.3.8 EQEP
    1. 53
    2. 54
  10. 5.3.9 FSI
    1. 56
    2. 57
  11. 5.3.10 GPIO
    1. 59
  12. 5.3.11 GPMC0
    1. 61
  13. 5.3.12 I2C
    1. 63
    2. 64
    3. 65
  14. 5.3.13 LIN
    1. 67
    2. 68
    3. 69
  15. 5.3.14 MCAN
    1. 71
    2. 72
  16. 5.3.15 MMC
    1. 74
  17. 5.3.16 OSPI
    1. 76
    2. 77
  18. 5.3.17 電源
    1. 79
  19. 5.3.18 PRU-ICSS
    1. 81
    2. 82
    3. 83
    4. 84
    5. 85
  20. 5.3.19 SDFM
    1. 87
    2. 88
  21. 5.3.20 SPI
    1. 90
    2. 91
    3. 92
    4. 93
  22. 5.3.21 システム、その他
    1. 5.3.21.1 ブートモードの構成
      1. 96
    2. 5.3.21.2 クロック供給
      1. 98
      2. 99
      3. 100
    3. 5.3.21.3 エミュレーションおよびデバッグ
      1. 102
      2. 103
    4. 5.3.21.4 システム
      1. 105
    5. 5.3.21.5 VMON
      1. 107
    6. 5.3.21.6 予約済み
      1. 109
    7. 110
      1. 111
  23. 5.3.22 UART
    1. 113
    2. 114
    3. 115
    4. 116
    5. 117
    6. 118
  24. 5.3.23 USB0
    1. 120
  25. 5.3.24 XBAR
    1. 122
    2. 123
4. 5.4 ピン接続要件
  1. ピン接続要件
6 仕様
7 詳細説明
1. 7.1 概要
2. 7.2 プロセッササブシステム
  1. 7.2.1 Arm Cortex-R5F サブシステム
8 アプリケーション、実装、およびレイアウト
1. 8.1 デバイスの接続およびレイアウトの基礎
2. 8.2 OSPI のリセット
9 デバイスおよびドキュメントのサポート
10改訂履歴
11メカニカル、パッケージ、および注文情報

6.11.5.13.2.2.2.3 OSPI0 のスイッチング特性 - PHY DDR モード

番号	パラメータ	説明	モード	最小値	最大値	単位
O1	t_c(CLK)	サイクル時間、OSPI_CLK		12.5		ns
O2	t_w(CLKL)	パルス幅、OSPI_CLK Low		0.475P⁽¹⁾ - 0.3		ns
O3	t_w(CLKH)	パルス幅、OSPI_CLK High		0.475P⁽¹⁾ - 0.3		ns
O4	t_d(CSn-CLK)	遅延時間、OSPI_CSn[1:0] アクティブエッジから OSPI_CLK 立ち上がりエッジまで		0.475P⁽¹⁾ - (0.975 × M⁽²⁾ × R⁽⁴⁾)	0.525P⁽¹⁾ - (1.025 × M⁽²⁾ × R⁽⁴⁾) + 7	ns
O5	t_d(CLK-CSn)	遅延時間、OSPI_CLK 立ち上がりエッジから OSPI_CSn[1:0] 非アクティブエッジまで		0.475P⁽¹⁾ + (0.975 × N⁽³⁾ × R⁽⁴⁾) - 7	0.525P⁽¹⁾ + (1.025 × N⁽³⁾ × R⁽⁴⁾)	ns
O6	t_d(CLK-D)	遅延時間、OSPI_CLK アクティブエッジから OSPI_D[7:0] 遷移まで	1.8V	-1.45	-3.4	ns
O6	t_d(CLK-D)	遅延時間、OSPI_CLK アクティブエッジから OSPI_D[7:0] 遷移まで	3.3V	-1.45	-3.6	ns

(1) P = OSPI_CLK サイクル時間 = SCLK 周期 (ns)

(2) M = OSPI_DEV_DELAY_REG[D_INIT_FLD]

(3) N = OSPI_DEV_DELAY_REG[D_AFTER_FLD]

(4) R = REFCLK サイクル時間 (ns)