JAJSVT2A November 2024 – June 2025 AWR2944P
PRODUCTION DATA
表 9-1はデバイスで使用可能な主な監視および診断メカニズムのリストです。
| なし | 機能 | 説明 |
|---|---|---|
| メイン サブシステム | ||
| 1 | MSS R5F コアのロックステップ動作 | デバイスのアーキテクチャは、MSS R5F コアのロックステップ動作をサポートしています。このコアは、デバイス内でセーフティ アイランドとして構成されているメイン サブシステムの動作コアです。 |
| 2 | MSS R5F コアおよび関連 VIM 用ブート時 LBIST | デバイス アーキテクチャは、ハードウェア ロジック BIST (LBIST) エンジン セルフ テスト コントローラ (STC) をサポートしています。このロジックを使って、MSS R5F CPU コアとベクタ割り込みモジュール (VIM) において、トランジスタ レベルで非常に高い診断範囲 (>90%) を実現しています。 CPU および VIM 用の LBIST は、機能安全アプリケーションを開始する前に、アプリケーション コードによってトリガする必要があります。STC 処理の終了時に CPU のリセットが実行され、リセット要因はリセット原因レジスタに記録されます。その後、STC レジスタを読み出すことで、STC 実行の状態を確認し、エラーが発生したかどうかを判断できます。CPU は故障が検出されると while ループ内に留まり、それ以上の処理は行いません。 また、故障注入テストが実行される場合もあり、このテストによってエラーが STC レジスタに記録され、CPU がリセットされることがあります。 |
| 3 | MSS R5F メモリ向けの起動時 PBIST | MSS R5F には、TCMA、TCMB0、および TCMB1 という密結合されたメモリ (TCM) であるレベル 1 (L1) メモリと、レベル 2 (L2) メモリが搭載されています。デバイスのアーキテクチャは、ハードウェア プログラマブル メモリ BIST (PBIST) エンジンをサポートしています。このロジックは、実装された MSS R5F TCM に対して、トランジスタ レベルで非常に高い診断カバレッジ (March-13n) を提供するために使用されます。 L1 および L2 メモリに対する PBIST は、アプリケーションのフラッシュまたはペリフェラル インターフェイスからのダウンロードを開始する前に、ブート時にブートローダーによってトリガされます。故障が検出されると、CPU は while ループ内で待機し、それ以上処理を進めません。 |
| 4 | MSS R5F メモリ向けのエンドツーエンド ECC | TCM および L2 メモリの診断機能は、1 ビットのエラー訂正と 2 ビットのエラー検出 (SECDED) に対応した ECC 診断をサポートしています。L2 メモリでは、64 ビットのデータ バスに対して算出された ECC データを格納するために、8 ビットのコード ワードが使用されます。TCM では、32 ビットのデータ バスに対して ECC データを格納するために、7 ビットのコード ワードが使用されます。TCM における ECC の評価は、CPU 内部の ECC 制御ロジックによって行われます。この方式により、CPU と TCM 間の通信においてエンド ツー エンドの診断が可能になります。CPU は、シングル ビットおよびダブル ビットのエラー状態に対して、あらかじめ決められた応答 (無視または中止) を行うように構成できます。 |
| 5 | MSS R5F のビット マルチプレクシング | 論理的な TCM および L2 メモリのワードと、それに対応する ECC コードは、2 つの物理的な SRAM バンクに分割されて格納されます。この方式では、物理的な SRAM バンクのアドレス デコード障害に対する固有の診断メカニズムが提供されます。バンク アドレッシングのフォルトは、CPU によって ECC フォルトとして検出されます。 さらに、論理 (CPU) ワードを生成するためにアクセスされるビットが物理的に隣接しないように、ビット多重化方式が実装されています。この方式により、物理的なマルチビット故障が論理的なマルチビット フォルトとして現れる可能性が低減されます。代わりに、フォルトは複数のシングル ビット フォルトとして現れるようになります。SECDED TCM ECC は論理ワード内のシングル ビット フォルトを訂正できるため、この方式は TCM ECC 診断の有効性を高めます。 これら 2 つの機能はどちらもハードウェア機能であり、アプリケーション ソフトウェアによって有効化または無効化することはできません。 |
| 6 | クロック モニタ | デバイスのアーキテクチャは、4 つのデジタル クロック コンパレータ (EDCC) と内部 RCOSC をサポートしています。これらのモジュールは、クロック検出とクロック モニタリングという 2 つの機能を提供します。 EDCCA は、ADPLL/APLL のロック検出およびモニタリング専用であり、ADPLL/APLL の出力を分周した信号と、デバイスの基準入力クロックを比較します。EDCCA における障害検出は、デバイスをリンプ モードに移行させるように設定することが可能です。 さらに、EDCCA を用いて内部クロックを監視するために、外部リファレンス クロックを入力できる機能も備えています。 EDCCB、EDCCC、EDCCD は、ユーザー ソフトウェアから利用可能なモジュールです。任意の 2 つのクロックを比較できます。一例として、CPU クロックをリファレンス クロックまたは内部 RCOSC クロック ソースと比較できます。障害の検出は、エラー シグナリング モジュール (ESM) を介して MSS R5F CPU に通知されます。 |
| 7 | MSS R5F 用 RTI/WDT | デバイス アーキテクチャは、リアルタイム割り込み (RTI) モジュールに実装された内部ウォッチドッグの使用をサポートしています。内部ウォッチドッグには、デジタル ウォッチドッグ (DWD) とデジタル ウィンドウ付きウォッチドッグ (DWWD) という 2 つの動作モードがあります。これらの動作モードは相互に排他的であり、設計者はどちらか一方のモードを選択できますが、同時に両方を使用することはできません。 ウォッチドッグは、障害を検出した際に、内部 (ウォーム) システム リセットまたは CPU の非マスク可能割り込みのいずれかを発行できます。 ブート時には、ブートローダーによってウォッチドッグが DWD モードで有効化され、ブート プロセスの監視が行われます。アプリケーション コードが制御を取得した後は、アプリケーションの要件に応じて、ウォッチドッグのモードやタイミングを再設定できます。 |
| 8 | MSS R5F 用 MPU | Cortex-R5F CPU には MPU が搭載されています。MPU ロジックを使用すると、デバイス メモリ内のソフトウェア タスクを空間的に分離できます。Cortex-R5F MPU は 16 の領域をサポートしています。オペレーティング システムは MPU を制御し、各タスクのニーズに応じて MPU の設定を変更します。構成済みメモリ保護ポリシーに違反すると、CPU が停止します。 |
| 9 | ペリフェラル インターフェイス SRAM 向けの PBIST - SPI、CAN、イーサネット、EDMA、Mailbox | デバイス アーキテクチャは、ペリフェラル SRAM 用ハードウェア プログラマブル メモリ BIST (PBIST) エンジンもサポートしています。 ペリフェラル SRAM メモリ用 PBIST は、アプリケーションによってトリガできます。ユーザーは、PBIST 診断に割り当てられる実行時間に基づいて、1 つの SRAM に対して PBIST を実行するか、複数の SRAM に対して実行するかを選択できます。PBIST テストはメモリ内容を破壊する可能性があるため、通常はブート時にのみ実行されます。ただし、ペリフェラル機能の通信に支障が出ない場合であれば、ユーザーは任意のタイミングでテストを開始できます。 PBIST によって障害が検出されると、エラーは PBIST ステータス レジスタに記録されます。 |
| 10 | ペリフェラル インターフェイス SRAM 向けの ECC ― SPI、CAN、イーサネット、EDMA、Mailbox | ペリフェラル インターフェイス SRAM の診断は、シングル エラー訂正ダブル エラー検出 (SECDED) ECC 診断によってサポートされています。シングル ビットまたはダブル ビット エラーが検出されると、ESM (エラー信号モジュール) 経由で MSS R5F に通知されます。この機能はリセット後は無効になっています。 ソフトウェアによって、ペリフェラル モジュールおよび ESM モジュールで構成し、有効化する必要があります。ECC 障害 (シングル ビット訂正済みエラーとダブルビット訂正不可能エラーの両方) は、ESM モジュール経由の割り込みとして MSS R5F に通知されます。 |
| 11 | メイン SS ペリフェラルの構成レジスタ保護 | すべてのメイン サブシステム (SS) のペリフェラル モジュール (SPI、CAN、イーサネット、I2C、DMA、RTI/WD、DCC、EDMA、IOMUX など) は、ペリフェラル セントラル リソース (PCR) 経由で相互接続されています。これにより、ペリフェラルへのアクセスを制限できる 2 つの診断メカニズムが提供されます。ペリフェラルは、PCR 内のペリフェラル チップ セレクトによってクロックをゲートできます。これを利用することで、未使用の機能を無効化し、それらが干渉しないようにすることができます。また、トランザクションの特権レベルに基づいてアクセスを制限するように、各ペリフェラルのチップ セレクトをプログラムできます。この機能を使用することで、特権レベルのオペレーティング システム コードのみにペリフェラル モジュール全体へのアクセスを制限できます。 これらの診断メカニズムは、リセット後は無効化されています。ソフトウェアは、これらのメカニズムを設定して、有効にする必要があります。保護違反が発生すると、MSS R5F へのアボートや、DMA などの他のホストへのエラー応答が生成されます。 |
| 12 | 巡回冗長検査 ‐ メイン SS | デバイス アーキテクチャは、メイン SS でハードウェア CRC エンジンをサポートし、以下の多項式を実装しています。
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| 13 | MPU | デバイスのアーキテクチャは、メイン SS 内の一部のペリフェラル ポートに対して MPU をサポートしています。これには、L2 メモリ、PCR ペリフェラル アクセス、QSPI アクセス、R5F の AXI ペリフェラル アクセスが含まれます。これにより、メイン SS 内のこれらの重要な領域に対してアクセス権限を設定することが可能になります。 デフォルトでは、このコントロールは HSM にあります。 |
| 14 | DMA 用 MPU | デバイス アーキテクチャは、メイン SS EDMA の MPU をサポートしています。EDMA には、読み出しポートおよび書き込みポートの両方に対して MPU が含まれています。EDMA MPU は 8 つの領域をサポートしています。MPU によって障害が検出されると、ローカル ESM 経由の割り込みとしてコアに通知されます。 |
| 15 | インターコネクトの安全性 | デバイスのアーキテクチャは、システム インターコネクト上での転送に対してハードウェア ベースの保護メカニズムをサポートしています。コード実行には、インターコネクト上に接続されたメモリからの命令フェッチが含まれるため、インターコネクト上での転送は、パリティおよび冗長性に基づくメカニズムの組み合わせによって安全に設計されています。転送中に検出されたすべての障害は、ESM インターフェイスを通じて報告されます。このメカニズムは HW でデフォルトで有効になっています。 |
| 16 | エラー通知モジュール | 診断で故障が検出された場合は、エラーを通知する必要があります。デバイス アーキテクチャは、エラー信号モジュール (ESM) と呼ばれるペリフェラル ロジックを使用して、内部の監視 / 診断メカニズムからのフォルト通知をまとめて処理します。ESM は、エラーを重大度に応じて分類し、プログラマブルなエラー応答を行うためのメカニズムを提供します。 ESM モジュールはカスタマーのアプリケーション コードによって設定され、特定のエラー信号を有効化またはマスクして、MSS R5F CPU に対して低優先度または高優先度の割り込みを発生させることができます。 また、このデバイスは Nerror 出力信号 (I/O) をサポートしており、これを外部で監視することで、R5F では処理されない設計上の重大な障害を検出することが可能です。 |
| 17 | 温度センサ | デバイスのアーキテクチャは、チップ内のデジタル領域における温度のホットスポットに複数の温度センサを備えており、これらは内部の GPADC チャンネルを通じてアプリケーションから監視できます。 |
| 18 | 電圧モニタ | デバイスのアーキテクチャは、外部の電圧モニタと連携して、チップに接続された電源レールの監視をサポートしています。 |
| DSP サブシステム | ||
| 1 | DSP コア用のブート時 LBIST | デバイスは、DSP コア用のブート時 LBIST をサポートしています。機能安全アプリケーションの起動前に、MSS R5F のセカンダリ ブートローダーまたはアプリケーション コードによって LBIST をトリガできます。 |
| 2 | ブート時の PBIST 対象: L1P、L1D、L2、L3 メモリ、HWA メモリ、RSS メモリ (ADCBUF、CQ メモリ)、メールボックス | デバイスのアーキテクチャは、DSPSS および RSS メモリに対して、非常に高い診断カバレッジ (March-13n) を提供するハードウェア プログラマブルなメモリ BIST (PBIST) エンジンをサポートしています。 PBIST は、機能安全アプリケーションを開始する前に、MSS R5F のセカンダリ ブートローダーまたはアプリケーション コードによってトリガされます。 |
| 3 | L1P にはパリティ、L1D には ECC が適用 | デバイス アーキテクチャは、DSP の L1P メモリでパリティ診断をサポートします。パリティ エラーは、割り込みとして CPU に通知されます。 L1D メモリは SECDED ECC でカバーされます。 |
| 4 | DSP の L2 メモリの ECC | デバイス アーキテクチャは、DSP の L1D メモリと L2 メモリにおいて、パリティとシングル エラー訂正ダブル エラー検出 (SECDED) ECC 診断の両方をサポートします。L2 メモリは、DSP のプログラム セクションとデータ セクションを保存するために使用される統合型 384KB のメモリです。256 ビットのデータ バス (論理命令フェッチ サイズ) に対して計算された ECC データを保存するために、12 ビットのコード ワードを使用します。L2 アクセスの ECC ロジックは DSP 内に配置されており、DSP 内部のECC 制御ロジックを使用して評価を行います。この方式により、DSP と L2 の間の送信について、エンド ツー エンドの診断が可能になります。バイト整列パリティ メカニズムは、データ セクションを処理するために L2 でも利用できます。 |
| 5 | レーダ データ キューブ (L3) メモリ、HWA メモリ、RSS メモリ (ADCBUF)、および Mailbox の ECC 対応 | L3 メモリは、デバイスのレーダー データ セクションとして使用されます。このアーキテクチャは、L3 メモリにおいて、シングル エラー訂正ダブル エラー検出 (SECDED) ECC 診断をサポートしています。ECC データの格納には、256 ビットのデータ バス上で計算された値に対して、12 ビットのコード ワードが使用されます。 RSS メモリ (ADCBUF) も SECDED ECC 診断に対応しています。 ECC ロジックによって検出された障害は、ESM を介して割り込みとして DSP コアに通知されます。 |
| 6 | DSP コア用 RTI/WDT | デバイス アーキテクチャは、リアルタイム割り込み (RTI) モジュールに実装された DSP C66x の内部ウォッチドッグの使用をサポートしています。このウォッチドッグは、メイン SS で使用されるのと同じモジュールの複製です。このモジュールは、MSS 向けの RTI/WD と同様の機能をサポートしています。 このウォッチドッグは、ユーザーのアプリケーション コードによって有効化されます。タイムアウトが発生すると、その状態は DSP および/または MSS R5F に割り込みで通知され、それ以降の安全状態への移行処理は MSS R5F 上のアプリケーション コードに委ねられます。 |
| 7 | DSP サブシステム用の CRC | デバイス アーキテクチャは、DSPSS でハードウェア CRC エンジンをサポートし、以下の多項式を実装しています。
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| 8 | DSP の MPU | デバイス アーキテクチャは、DSP メモリ アクセス (L1D、L1P、L2) 用の MPU をサポートします。L2 メモリは 64 の領域、L1P および L1D はそれぞれ 16 の領域をサポートしています。MPU によって障害が検出されると、処理中断として DSP コアに通知されます。 |
| 9 | MPU | デバイスのアーキテクチャは、DSP SS 内の特定のペリフェラル ポートに対して MPU をサポートしており、その対象には L3 メモリバンクが含まれます。これにより、DSP SS 内のこれらの重要な領域に対するアクセス許可を設定することができます。 デフォルトでは、このコントロールは HSM にあります。 |
| BIST (RADAR サブシステム内) | ||
| 注：BIST は TI のファームウェアによって管理されます。安全メカニズムに関する情報については、mmWave-MCUPLUS-SDK パッケージに含まれる mmWave インターフェイス コントロール ドキュメントおよび安全マニュアルを参照してください。 | ||