JAJSW63A September   2024  – March 2025 DRV81080-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 SPI のタイミング要件
    7. 6.7 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 コントロールピン
        1. 7.3.1.1 入力ピン：
        2. 7.3.1.2 nSLEEP ピン
      2. 7.3.2 電源
        1. 7.3.2.1 動作モード
          1. 7.3.2.1.1 パワーアップ
          2. 7.3.2.1.2 スリープ モード
          3. 7.3.2.1.3 アイドル モード
          4. 7.3.2.1.4 アクティブ モード
          5. 7.3.2.1.5 リンプホームモード
        2. 7.3.2.2 リセット条件
      3. 7.3.3 電力段
        1. 7.3.3.1 スイッチング抵抗性負荷
        2. 7.3.3.2 誘導性出力クランプ
        3. 7.3.3.3 最大負荷インダクタンス
        4. 7.3.3.4 逆電流動作
        5. 7.3.3.5 並列でのチャネル スイッチング
        6. 7.3.3.6 電球突入モード (BIM)
        7. 7.3.3.7 PWM ジェネレータを内蔵
      4. 7.3.4 保護および診断機能
        1. 7.3.4.1 VM の低電圧
        2. 7.3.4.2 過電流保護
        3. 7.3.4.3 過熱保護機能
        4. 7.3.4.4 過熱警告
        5. 7.3.4.5 リンプ ホーム モードでの過熱および過電流保護
        6. 7.3.4.6 逆極性保護
        7. 7.3.4.7 過電圧保護
        8. 7.3.4.8 出力ステータス モニタ
        9. 7.3.4.9 オン状態での開放負荷検出
          1. 7.3.4.9.1 オン時の開放負荷 - 直接チャネル診断
          2. 7.3.4.9.2 オン時の開放負荷 - 診断ループ
          3. 7.3.4.9.3 OLON ビット
      5. 7.3.5 SPI 通信
        1. 7.3.5.1 SPI 信号の説明
          1. 7.3.5.1.1 チップ セレクト (nSCS)
            1. 7.3.5.1.1.1 ロジック High からロジック Low への遷移
            2. 7.3.5.1.1.2 ロジック Low からロジック High への遷移
          2. 7.3.5.1.2 シリアル クロック (SCLK)
          3. 7.3.5.1.3 シリアル入力 (SDI)
          4. 7.3.5.1.4 シリアル出力 (SDO)
        2. 7.3.5.2 デイジー チェーン機能
        3. 7.3.5.3 SPI プロトコル
        4. 7.3.5.4 SPI レジスタ
          1. 7.3.5.4.1  標準診断レジスタ
          2. 7.3.5.4.2  出力制御レジスタ
          3. 7.3.5.4.3  電球突入モード レジスタ
          4. 7.3.5.4.4  入力 0 マッピング レジスタ
          5. 7.3.5.4.5  入力 1 マッピング レジスタ
          6. 7.3.5.4.6  入力ステータス モニタ レジスタ
          7. 7.3.5.4.7  開放負荷電流制御レジスタ
          8. 7.3.5.4.8  出力ステータス モニタ レジスタ
          9. 7.3.5.4.9  オン時のオープン負荷レジスタ
          10. 7.3.5.4.10 EN_OLON レジスタ
          11. 7.3.5.4.11 構成レジスタ
          12. 7.3.5.4.12 出力クリア ラッチ レジスタ
          13. 7.3.5.4.13 FPWM レジスタ
          14. 7.3.5.4.14 PWM0 構成レジスタ
          15. 7.3.5.4.15 PWM1 構成レジスタ
          16. 7.3.5.4.16 PWM_OUT レジスタ
          17. 7.3.5.4.17 MAP_PWM レジスタ
          18. 7.3.5.4.18 構成 2 レジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 推奨外付け部品
      2. 8.1.2 アプリケーションのプロット
    2. 8.2 代表的なアプリケーション
    3. 8.3 レイアウト
      1. 8.3.1 レイアウトのガイドライン
      2. 8.3.2 パッケージ フットプリントの互換性
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
7.3.5.4.13 FPWM レジスタ

表 7-34 FPWM レジスタ

15

14

13

12

11

10

9

8

7

6

5

4

3

2

1

0

デフォルト

R = 0

W = 1

R = 1

W = 0

0011

10

FPWM

FCTR1

FCTR0

EN_PWM1

EN_PWM0

80h

表 7-35 FPWM レジスタの説明

フィールド

ビット

タイプ

説明

FPWM

7-4

RW

  • 0000b：予約済み

  • 0001b：ベース周波数 fINT - 37.2%

  • 0010b：ベース周波数 fINT - 31.9%

  • 0011b：ベース周波数 fINT - 26.9%

  • 0100b：ベース周波数 fINT - 21.0%

  • 0101b：ベース周波数 fINT - 15.5%

  • 0110b：ベース周波数 fINT - 10.9%

  • 0111b：ベース周波数 fINT - 5.8%

  • 1000b (デフォルト)：ベース周波数 fINT

  • 1001b：ベース周波数 fINT + 4.3%

  • 1010b：ベース周波数 fINT + 8.9%

  • 1011b：ベース周波数 fINT + 14.0%

  • 1100b：ベース周波数 fINT + 19.5%

  • 1101b：ベース周波数 fINT + 25.6%

  • 1110b：ベース周波数 fINT + 32.4%

  • 1111b：ベース周波数 fINT + 40%

FCTR1

3

RW

  • 0b：PWM ジェネレータ 1 の PWM 周波数は、FREQ1 ビットによって決定される 100、200 または 400Hz です
  • 1b：PWM ジェネレータ 1 の PWM 周波数は、FREQ1 ビットによって決定される 800、1600 または 2000Hz です

FCTR0

2

RW

  • 0b：PWM ジェネレータ 0 の PWM 周波数は、FREQ0 ビットで決定される 100、200 または 400Hz です
  • 1b：PWM ジェネレータ 0 の PWM 周波数は、FREQ0 ビットで決定される 800、1600 または 2000Hz です

EN_PWM1

1

RW

  • 0b (デフォルト)：PWM ジェネレータ 1 は非アクティブ

  • 1b：PWM ジェネレータ 1 はアクティブ

EN_PWM0

0

RW

  • 0b (デフォルト)：PWM ジェネレータ 0 は非アクティブ

  • 1b：PWM ジェネレータ 0 はアクティブ