JAJSW63A September   2024  – March 2025 DRV81080-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 SPI のタイミング要件
    7. 6.7 代表的特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 コントロールピン
        1. 7.3.1.1 入力ピン：
        2. 7.3.1.2 nSLEEP ピン
      2. 7.3.2 電源
        1. 7.3.2.1 動作モード
          1. 7.3.2.1.1 パワーアップ
          2. 7.3.2.1.2 スリープ モード
          3. 7.3.2.1.3 アイドル モード
          4. 7.3.2.1.4 アクティブ モード
          5. 7.3.2.1.5 リンプホームモード
        2. 7.3.2.2 リセット条件
      3. 7.3.3 電力段
        1. 7.3.3.1 スイッチング抵抗性負荷
        2. 7.3.3.2 誘導性出力クランプ
        3. 7.3.3.3 最大負荷インダクタンス
        4. 7.3.3.4 逆電流動作
        5. 7.3.3.5 並列でのチャネル スイッチング
        6. 7.3.3.6 電球突入モード (BIM)
        7. 7.3.3.7 PWM ジェネレータを内蔵
      4. 7.3.4 保護および診断機能
        1. 7.3.4.1 VM の低電圧
        2. 7.3.4.2 過電流保護
        3. 7.3.4.3 過熱保護機能
        4. 7.3.4.4 過熱警告
        5. 7.3.4.5 リンプ ホーム モードでの過熱および過電流保護
        6. 7.3.4.6 逆極性保護
        7. 7.3.4.7 過電圧保護
        8. 7.3.4.8 出力ステータス モニタ
        9. 7.3.4.9 オン状態での開放負荷検出
          1. 7.3.4.9.1 オン時の開放負荷 - 直接チャネル診断
          2. 7.3.4.9.2 オン時の開放負荷 - 診断ループ
          3. 7.3.4.9.3 OLON ビット
      5. 7.3.5 SPI 通信
        1. 7.3.5.1 SPI 信号の説明
          1. 7.3.5.1.1 チップ セレクト (nSCS)
            1. 7.3.5.1.1.1 ロジック High からロジック Low への遷移
            2. 7.3.5.1.1.2 ロジック Low からロジック High への遷移
          2. 7.3.5.1.2 シリアル クロック (SCLK)
          3. 7.3.5.1.3 シリアル入力 (SDI)
          4. 7.3.5.1.4 シリアル出力 (SDO)
        2. 7.3.5.2 デイジー チェーン機能
        3. 7.3.5.3 SPI プロトコル
        4. 7.3.5.4 SPI レジスタ
          1. 7.3.5.4.1  標準診断レジスタ
          2. 7.3.5.4.2  出力制御レジスタ
          3. 7.3.5.4.3  電球突入モード レジスタ
          4. 7.3.5.4.4  入力 0 マッピング レジスタ
          5. 7.3.5.4.5  入力 1 マッピング レジスタ
          6. 7.3.5.4.6  入力ステータス モニタ レジスタ
          7. 7.3.5.4.7  開放負荷電流制御レジスタ
          8. 7.3.5.4.8  出力ステータス モニタ レジスタ
          9. 7.3.5.4.9  オン時のオープン負荷レジスタ
          10. 7.3.5.4.10 EN_OLON レジスタ
          11. 7.3.5.4.11 構成レジスタ
          12. 7.3.5.4.12 出力クリア ラッチ レジスタ
          13. 7.3.5.4.13 FPWM レジスタ
          14. 7.3.5.4.14 PWM0 構成レジスタ
          15. 7.3.5.4.15 PWM1 構成レジスタ
          16. 7.3.5.4.16 PWM_OUT レジスタ
          17. 7.3.5.4.17 MAP_PWM レジスタ
          18. 7.3.5.4.18 構成 2 レジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 推奨外付け部品
      2. 8.1.2 アプリケーションのプロット
    2. 8.2 代表的なアプリケーション
    3. 8.3 レイアウト
      1. 8.3.1 レイアウトのガイドライン
      2. 8.3.2 パッケージ フットプリントの互換性
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.2 電源

DRV81080-Q1 は、それぞれ 4 系統の電源電圧によって供給されます。

  • VM (ロジックにも使用されるアナログ電源電圧)
  • VM1 (チャネル 0、2、4、6 のドレインとして使用されるアナログ電源電圧)
  • VM2 (チャネル 1、3、5、7 のドレインとして使用されるアナログ電源電圧)

  • VDD (デジタル電源電圧)

VM 電源をバッテリフィードに接続し、VDD 電源と組み合わせて電力段の駆動回路に使用します。VM 電圧が VDD電圧を下回る状況 (たとえば、最小 3V までのクランキングイベント時) では、VDD ピンの消費電流が増加する場合があります。VM および VDD 電源電圧には、低電圧検出回路があります。

  • VM と VDD の両方の電源電圧が低電圧なため、電源段と SPI 通信のアクティブ化を防止できます(SPI レジスタはリセットされます)
  • VDD電源が低電圧になると、SPI 通信は禁止されます。SPI 読み出し/書き込みレジスタはデフォルト値にリセットされます。
  • VM 電源が発生すると、デバイスはロジック回路に必要なすべての電流を VDD 電源から供給するようになります。すべてのチャネルがディセーブルされ、VM ≥ VM_OPになるとすぐにイネーブルになります。

以下の画像は、電源ピン VM と VDD、出力段ドライバ、そして SDO 電源ライン間の相互作用を示す基本的な概念図です。

DRV81080-Q1 内部電源アーキテクチャ図 7-3 内部電源アーキテクチャ

3V ≤ VM ≤ VDD - VMDIFFの場合、デバイスはクランキング動作範囲 (COR) で動作します。この状態では、VDD ピンからの電流消費が増加し、VM ピンからの電流消費は減少します。合計消費電流は指定された制限内に維持されます。

図 7-4に、デバイスが COR を出入りする VM ピンの電圧レベルを示します。COR との間の遷移中、IVM と I VDD は、通常動作と COR 動作用に定義された値の間で変化します。両方の電流の合計は、セクション 6.5に規定されている制限範囲内にとどまります。

DRV81080-Q1 クランキング動作範囲図 7-4 クランキング動作範囲

When VM_UVLO ≤ VM ≤ VM_OPの場合、以前にオフになっていたチャネルをオンに切り替えることができない場合があります。すでにオンになっているすべてのチャネルは、SPI または IN ピンを使ってオフにされない限り、その状態を維持します。VMおよび VDD 電源電圧の異なるチャネル動作の概要を表 7-2、表 7-3および表 7-4に示します (これらの表は、電源投入が成功した後に有効です)。

表 7-2 VMと VDDの機能としてのチャネル制御
VDD ≤ VDD_UVLO VDD > VDD_UVLO
VM ≤ 3V チャネルを制御できません チャネルのオン/オフ切り替え (SPI 制御) (RDS(on) 偏差可能)
3V < VM ≤ VM_OP チャネルは SPIで制御できません チャネルのオン/オフ切り替え (SPI 制御) (RDS(on) 偏差可能)
VM > VM_OP チャネルは SPIで制御できません チャネルのオンとオフを切り替えることができます
表 7-3 リンプ ホームモードを VM および VDD の関数として使用
VDD ≤ VDD_UVLO VDD > VDD_UVLO
VM ≤ 3V 該当なし 利用可能 (RDS(ON) 偏差も可能)
3V < VM ≤ VM_OP 利用可能 (RDS(ON) 偏差も可能) 利用可能 (RDS(ON) 偏差も可能)
VM > VM_OP 使用可能 使用可能
表 7-4 SPI レジスタと SPI 通信を VM と VDD の機能として使用
VDD ≤ VDD_UVLO VDD > VDD_UVLO

SPI レジスタ

 リセット 使用可能

SPI 通信

 使用不可 (fSCLK = 0MHz) 可能 (fSCLK = 5MHz)