JAJSWG8 July   2025 DLPC8424 , DLPC8444 , DLPC8454

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 互換性表
  6. 5 ピン構成および機能
    1.     7
    2. 5.1  初期化、基板レベル テスト、デバッグ
    3. 5.2  V-by-One インターフェイスの入力データおよび制御
    4. 5.3  FPD-Link ポートの入力データおよび制御
    5. 5.4  DSI 入力データおよびクロック (DLPC8424、DLPC8444、DLPC8454 ではサポートされていません)
    6. 5.5  DMD SubLVDS インターフェイス
    7. 5.6  DMD リセットおよび低速インターフェイス
    8. 5.7  フラッシュ インターフェイス
    9. 5.8  ペリフェラル インターフェイス
    10. 5.9  GPIO ペリフェラル インターフェイス
    11. 5.10 クロックおよび PLL のサポート
    12. 5.11 電源およびグランド
    13. 5.12 I/O タイプのサブスクリプト定義
    14. 5.13 内部プルアップおよびプルダウンの特性
  7. 6 仕様
    1. 6.1  絶対最大定格
    2.     23
    3. 6.2  ESD 定格
    4. 6.3  推奨動作条件
    5. 6.4  熱に関する情報
    6. 6.5  電源の電気的特性
    7. 6.6  ピンの電気的特性
    8. 6.7  DMD SubLVDS インターフェイスの電気的特性
    9.     30
    10. 6.8  DMD 低速インターフェイスの電気的特性
    11.     32
    12. 6.9  V-by-One インターフェイスの電気的特性
    13. 6.10 FPD-Link LVDS の電気的特性
    14. 6.11 USB の電気的特性
    15.     36
    16. 6.12 システム発振器のタイミング要件
    17.     38
    18. 6.13 電源およびリセットのタイミング要件
    19.     40
    20. 6.14 V-by-One インターフェイスの一般的なタイミング要件
    21.     42
    22. 6.15 FPD-Link インターフェイスの一般的なタイミング要件
    23. 6.16 フラッシュ インターフェイスのタイミング要件
    24.     45
    25. 6.17 ソース フレームのタイミング要件
    26.     47
    27. 6.18 同期シリアル ポート インターフェイスのタイミング要件
    28.     49
    29. 6.19 I2C インターフェイス タイミングの要件
    30. 6.20 プログラマブル出力クロックのタイミング要件
    31. 6.21 JTAG バウンダリ スキャン インターフェイスのタイミング要件 (デバッグのみ)
    32.     53
    33. 6.22 DMD 低速インターフェイスのタイミング要件
    34.     55
    35. 6.23 DMD SubLVDS インターフェイスのタイミング要件
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 入力ソース
      2. 7.3.2 V-by-One インターフェイス
      3. 7.3.3 FPD-Link インターフェイス
      4. 7.3.4 DMD (SubLVDS) インターフェイス
      5. 7.3.5 シリアル フラッシュ インターフェイス
      6. 7.3.6 GPIO のサポート機能
        1.       67
        2.       68
      7. 7.3.7 デバッグ サポート
  9. 8 電源に関する推奨事項
    1. 8.1 システムのパワーアップおよびパワーダウン シーケンス
    2. 8.2 DMD 高速パーク制御 (PARKZ)
    3. 8.3 パワー マネージメント
    4. 8.4 ホットプラグの使用法
    5. 8.5 未使用の入力ソース インターフェイスの電源
    6. 8.6 電源
      1. 8.6.1 電源 DLPA3085 または DLPA3082
  10. 9 レイアウト
    1. 9.1 レイアウトのガイドライン
      1. 9.1.1 DLPC8424 または DLPC8444または DLPC8454 リファレンスクロックのレイアウトガイドライン
        1. 9.1.1.1 水晶発振器の推奨構成
      2. 9.1.2 V-by-One インターフェイス レイアウトの考慮事項
      3. 9.1.3 DMD 最大ピン間、PCB インターコネクト エッチング長
      4. 9.1.4 電源のレイアウト ガイドライン
    2. 9.2 熱に関する注意事項
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 デバイスの命名規則
      1. 10.5.1 デバイスのマーキング
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
      1. 10.8.1 ビデオ タイミング パラメータの定義
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

9.1.2 V-by-One インターフェイス レイアウトの考慮事項

DLPC8424、DLPC8444、DLPC8454V-by-One SERDES 差動インターフェイスの波形品質とタイミングは、インターコネクト システムの全長、トレース間の間隔、特性インピーダンス、エッチング損失、およびインターフェイス全体での長さの整合性に依存します。そのため、正のタイミング マージンを確保するには、多くの要因に注意する必要があります。

DLPC8424、DLPC8444、DLPC8454 I/O タイミングパラメーター、V-by-One トランスミッターのタイミングパラメーター、および Thine 固有のタイミング要件は、対応するデータシートに記載されています。PCB 配線のミスマッチは、制御された PCB 配線を通して、予算を割り当てて対応することができます。V-by-One の PCB 関連要件は、お客様向けの参照情報として V-by-One インターフェイスの PBC 関連要件 に示します。

表 9-4 V-by-One インターフェイスの PBC 関連要件
パラメータ(1)最小値標準値最大値単位
レーン内クロストーク
(VX1_DATAx_P と VX1_DATAx_N の間)		< 1.5mVpp
レーン間クロストーク
(データ レーン ペアの間)		< 1.5mVpp
データ レーンと他の信号の間のクロストーク< 1.5mVpp
レーン内スキュー< 40ps
レーン間スキュー< 800ps
差動インピーダンス90100110Ω
(1) 最小のトレース幅と間隔を使用してコントローラのボール フィールドから逃がす場合、目標の 100Ω インピーダンスを達成するため (たとえば、伝送ラインの損失を低減するため) に、実際的に可能であれば逃がした後にトレース幅と間隔を広げることが望ましいです。

V-by-One のその他のレイアウト ガイドライン：

  • ビアの数を最小限に抑えるため、PBC の最上層に差動信号ペアを配線します。必要なビアの数を 2 個に制限します。
  • マイクロストリップ ライン構成を使用して、差動信号ペアを単一のグランド プレーンまたは電源プレーンに配線します。グランド ガード トレースも推奨されます。
  • 差動信号ペアは電源プレーンやグランドプレーンのスリット上に配線しないでください。
  • スキュー要件を満たすために、各ペアおよび各ペア間のパターン長のミスマッチを最小限に抑えます。
  • 差動信号ペアに関連する曲げ角度が 135°～225° であることを確認します (図 9-3 を参照)。

DLPC8424 DLPC8444 DLPC8454 V-by-One の配線例図 9-3 V-by-One の配線例