JAJSWG8 July   2025 DLPC8424 , DLPC8444 , DLPC8454

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 互換性表
  6. 5 ピン構成および機能
    1.     7
    2. 5.1  初期化、基板レベル テスト、デバッグ
    3. 5.2  V-by-One インターフェイスの入力データおよび制御
    4. 5.3  FPD-Link ポートの入力データおよび制御
    5. 5.4  DSI 入力データおよびクロック (DLPC8424、DLPC8444、DLPC8454 ではサポートされていません)
    6. 5.5  DMD SubLVDS インターフェイス
    7. 5.6  DMD リセットおよび低速インターフェイス
    8. 5.7  フラッシュ インターフェイス
    9. 5.8  ペリフェラル インターフェイス
    10. 5.9  GPIO ペリフェラル インターフェイス
    11. 5.10 クロックおよび PLL のサポート
    12. 5.11 電源およびグランド
    13. 5.12 I/O タイプのサブスクリプト定義
    14. 5.13 内部プルアップおよびプルダウンの特性
  7. 6 仕様
    1. 6.1  絶対最大定格
    2.     23
    3. 6.2  ESD 定格
    4. 6.3  推奨動作条件
    5. 6.4  熱に関する情報
    6. 6.5  電源の電気的特性
    7. 6.6  ピンの電気的特性
    8. 6.7  DMD SubLVDS インターフェイスの電気的特性
    9.     30
    10. 6.8  DMD 低速インターフェイスの電気的特性
    11.     32
    12. 6.9  V-by-One インターフェイスの電気的特性
    13. 6.10 FPD-Link LVDS の電気的特性
    14. 6.11 USB の電気的特性
    15.     36
    16. 6.12 システム発振器のタイミング要件
    17.     38
    18. 6.13 電源およびリセットのタイミング要件
    19.     40
    20. 6.14 V-by-One インターフェイスの一般的なタイミング要件
    21.     42
    22. 6.15 FPD-Link インターフェイスの一般的なタイミング要件
    23. 6.16 フラッシュ インターフェイスのタイミング要件
    24.     45
    25. 6.17 ソース フレームのタイミング要件
    26.     47
    27. 6.18 同期シリアル ポート インターフェイスのタイミング要件
    28.     49
    29. 6.19 I2C インターフェイス タイミングの要件
    30. 6.20 プログラマブル出力クロックのタイミング要件
    31. 6.21 JTAG バウンダリ スキャン インターフェイスのタイミング要件 (デバッグのみ)
    32.     53
    33. 6.22 DMD 低速インターフェイスのタイミング要件
    34.     55
    35. 6.23 DMD SubLVDS インターフェイスのタイミング要件
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 入力ソース
      2. 7.3.2 V-by-One インターフェイス
      3. 7.3.3 FPD-Link インターフェイス
      4. 7.3.4 DMD (SubLVDS) インターフェイス
      5. 7.3.5 シリアル フラッシュ インターフェイス
      6. 7.3.6 GPIO のサポート機能
        1.       67
        2.       68
      7. 7.3.7 デバッグ サポート
  9. 8 電源に関する推奨事項
    1. 8.1 システムのパワーアップおよびパワーダウン シーケンス
    2. 8.2 DMD 高速パーク制御 (PARKZ)
    3. 8.3 パワー マネージメント
    4. 8.4 ホットプラグの使用法
    5. 8.5 未使用の入力ソース インターフェイスの電源
    6. 8.6 電源
      1. 8.6.1 電源 DLPA3085 または DLPA3082
  10. 9 レイアウト
    1. 9.1 レイアウトのガイドライン
      1. 9.1.1 DLPC8424 または DLPC8444または DLPC8454 リファレンスクロックのレイアウトガイドライン
        1. 9.1.1.1 水晶発振器の推奨構成
      2. 9.1.2 V-by-One インターフェイス レイアウトの考慮事項
      3. 9.1.3 DMD 最大ピン間、PCB インターコネクト エッチング長
      4. 9.1.4 電源のレイアウト ガイドライン
    2. 9.2 熱に関する注意事項
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 サード・パーティ製品に関する免責事項
    2. 10.2 ドキュメントのサポート
      1. 10.2.1 関連資料
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 サポート・リソース
    5. 10.5 デバイスの命名規則
      1. 10.5.1 デバイスのマーキング
    6. 10.6 商標
    7. 10.7 静電気放電に関する注意事項
    8. 10.8 用語集
      1. 10.8.1 ビデオ タイミング パラメータの定義
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

5.2 V-by-One インターフェイスの入力データおよび制御

ピンI/O (1)説明 (2) (3) (4)
名称番号
P1_VX1_D0_PAV8I5V-by-One インターフェイス データ レーン
P1_VX1_D0_NAU9
P1_VX1_D1_PBB8
P1_VX1_D1_NAY8
P1_VX1_D2_PBA9
P1_VX1_D2_NAW9
P1_VX1_D3_PBB10
P1_VX1_D3_NAY10
P1_VX1_D4_PBA11
P1_VX1_D4_NAW11
P1_VX1_D5_PAV12
P1_VX1_D5_NAU13
P1_VX1_D6_PBB12
P1_VX1_D6_NAY12
P1_VX1_D7_PBA13
P1_VX1_D7_NAW13
P1_HTPDNAN3O10V-by-One インターフェイスのホットプラグ検出 (コントローラレシーバはこの信号を Low にプルして、トランスミッタに存在を示します)。この信号はコントローラ出力のオープンドレインです。トランスミッタにはプルアップ抵抗が必要です。
P1_LOCKNAM4O10V-by-One インターフェイスのクロックがロックを検出します (コントローラレシーバはこの信号を Low にプルして、トランスミッタにクロック抽出ロックを示します)。この信号はコントローラ出力のオープンドレインです。トランスミッタにはプルアップ抵抗が必要です。 
P1_RREFAU11PWRV-by-One バイアス抵抗入力
(1) I/O 定義の詳細については、「I/O タイプのサブスクリプト定義」を参照してください。
(2) このシステムは、入力ソースの帯域幅要件に基づいて、1 レーン、2 レーン、4 レーン、8 レーンでの動作をサポートしています。未使用のデータレーンの入力はオープンのままにする必要があります。すべてのレーンを使用するわけではありません。V-by-One ビデオインターフェイスをまったく使用しない場合は、ピンをグランドに接続する必要があります。
(3) V-by-One ポートは、基板レイアウトの最適化に役立つよう、限定的なレーンの再マッピングをサポートしています。詳細については、「V-by-One インターフェイス」を参照してください。
(4) 本書では、V-by-One と Vx1 という用語を同じ意味で使用しています。