AFE7700 は高性能のマルチチャネル・トランシーバであり、4 つのダイレクト・アップコンバージョン・トランスミッタ・チェーン、4 つのダイレクト・ダウンコンバージョン・レシーバ・チェーン、2 つの広帯域 RF サンプリング・デジタイジング補助チェーン (フィードバック・パス) を統合しています。トランスミッタおよびレシーバ・チェーンのダイナミック・レンジが大きいため、高性能のワイヤレス・トランシーバ・システムを実現します。
AFE7700 は消費電力が低く、多くのチャネルを統合できるため、消費電力とサイズの制約が厳しいマルチアンテナおよびフェーズド・アレイ・システムにも対応できます。広帯域でダイナミック・レンジが大きいフィードバック・パスは、トランスミッタ・チェーンにおけるパワー・アンプのデジタル・プリディストーション (DPD) と IQ 補正に役立ちます。SerDes が高速なため、データの入出力に必要なレーン数を減らすことができます。
AFE7700 の各レシーバ・チェーンには、広帯域パッシブ IQ 復調器を接続した 28dB レンジのデジタル・ステップ・アッテネータ (DSA) と、プログラム可能なアンチ・エイリアス・ローパス・フィルタ付きベースバンド・アンプが含まれ、連続時間型シグマ・デルタ ADC を駆動します。RX チェーンは最大 200MHz の瞬時帯域幅 (IBW) を受信できます。レシーバの各チャネルには 2 つのアナログ・ピーク電力検出器と、各種のデジタル電力検出器が搭載されており、レシーバ・チャネルを外部または内部から自律的に AGC 制御するのに役立ちます。また、デバイスの信頼性を確保するための RF 過負荷検出器も搭載されています。内蔵の QMC (直交ミスマッチ補償) アルゴリズムは、特定の信号の注入もオフラインでの較正も行わずに、RX チェーンの I と Q の不均衡によるミスマッチ (不整合) を連続的に監視および補正できます。
トランスミッタの各チェーンには、2 つの 14 ビット、3Gsps IQ DAC に続き、プログラマブル再構成および DAC イメージ除去フィルタと、39dB レンジのゲイン制御付き広帯域 RF アンプを駆動する IQ 変調器が含まれます。TX チェーンには QMC および LO リーク・キャンセル・アルゴリズムが統合されているため、FB パスを利用して TX チェーンの IQ ミスマッチと LO リークを常時追跡および修正できます。
各 FB パスは RF サンプリング・アーキテクチャに基づいており、14 ビット、3Gsps の RF ADC を駆動する入力 RF DSA を内蔵しています。このダイレクト・サンプリング・アーキテクチャにより、本質的に広帯域なレシーバ・チェーンを実現し、TX チェーンの性能低下を簡単に較正できます。各 FB パスは、観測する 2 つの RF 入力バンドを高速に切り替えることができる 2 つの独立した NCO を内蔵しています。
シンセサイザ・セクションは、4 つの異なる RF LO を生成できる 4 つのフラクショナル N RF PLL を内蔵しているため、本デバイスは最大 2 つの異なるバンド (各バンドを 2 つのトランスミッタ、2 つのレシーバ、1 つのフィードバック・パスとして構成) をサポートできます。
spacer
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | AFE7700 クワッド・チャネル汎用 RF トランシーバ データシート (Rev. A 翻訳版) | PDF | HTML | 英語版 (Rev.A) | PDF | HTML | 2020年 6月 9日 |
| 証明書 | AFE7700EVM EU Declaration of Conformity (DoC) | 2020年 8月 27日 |
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
AFE7700 評価基板 (EVM) は、AFE7700 統合型 RF トランシーバの評価に使用できる基板です。AFE7700 は、最大 4 個の送信チャネル、4 個の受信チャネル、2 個のフィードバック チャネル (4T4R2F) をサポートするほか、データ コンバータのクロックと局部発振器 (LO) を生成するための複数のフェーズ ロック ループ (PLL) と複数の電圧制御発振器 (VCO) を統合しており、LO の周波数は 600MHz ～ 6GHz の範囲で調節可能です。
この標準的な EVM は、特に 600MHz ～ 2700MHz をサポートするために、複数の RF (...)
The JESD204 rapid design IP has been designed to enable FPGA engineers to achieve an accelerated path to a working JESD204 system. The IP has been architected in a way that downstream digital processing and other application logic are isolated from most of the performance- and timing-critical (...)
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| FCBGA (ABJ) | 400 | Ultra Librarian |
| FCBGA (ALK) | 400 | Ultra Librarian |
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。