製品詳細

Technology Family LVC Applications GPIO Bits (#) 8 High input voltage (Min) (Vih) 1.08 High input voltage (Max) (Vih) 5.5 Vout (Min) (V) 1.65 Vout (Max) (V) 5.5 IOH (Max) (mA) -32 IOL (Max) (mA) 32 Rating Catalog
Technology Family LVC Applications GPIO Bits (#) 8 High input voltage (Min) (Vih) 1.08 High input voltage (Max) (Vih) 5.5 Vout (Min) (V) 1.65 Vout (Max) (V) 5.5 IOH (Max) (mA) -32 IOL (Max) (mA) 32 Rating Catalog
SOIC (DW) 24 160 mm² 15.5 x 10.3 SOP (NS) 24 117 mm² 15 x 7.8 SSOP (DB) 24 64 mm² 8.2 x 7.8 SSOP (DBQ) 24 52 mm² 8.65 x 6 TSSOP (PW) 24 34 mm² 4.4 x 7.8 TVSOP (DGV) 24 32 mm² 5 x 6.4 VQFN (RHL) 24 19 mm² 3.5 x 5.5
  • Control Inputs VIH/VIL Levels Are Referenced to VCCA Voltage
  • VCC Isolation Feature – If Either VCC Input Is at GND, All Are in the High-Impedance State
  • Fully Configurable Dual-Rail Design Allows Each Port to Operate Over the Full 1.65-V to 5.5-V Power-Supply Range
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 4000-V Human-Body Model (A114-A)
    • 100-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
  • Control Inputs VIH/VIL Levels Are Referenced to VCCA Voltage
  • VCC Isolation Feature – If Either VCC Input Is at GND, All Are in the High-Impedance State
  • Fully Configurable Dual-Rail Design Allows Each Port to Operate Over the Full 1.65-V to 5.5-V Power-Supply Range
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  • ESD Protection Exceeds JESD 22
    • 4000-V Human-Body Model (A114-A)
    • 100-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)

This 8-bit noninverting bus transceiver uses two separate configurable power-supply rails. The SN74LVC8T245 is optimized to operate with VCCA and VCCB set at 1.65 V to 5.5 V. The A port is designed to track VCCA. VCCA accepts any supply voltage from 1.65 V to 5.5 V. The B port is designed to track VCCB. VCCB accepts any supply voltage from 1.65 V to 5.5 V. This allows for universal low-voltage bidirectional translation between any of the 1.8-V, 2.5-V, 3.3-V, and 5.5-V voltage nodes.

The SN74LVC8T245 is designed for asynchronous communication between two data buses. The logic levels of the direction-control (DIR) input and the output-enable (OE) input activate either the B-port outputs or the A-port outputs or place both output ports into the high-impedance mode. The device transmits data from the A bus to the B bus when the B-port outputs are activated, and from the B bus to the A bus when the A-port outputs are activated. The input circuitry on both A and B ports is always active and must have a logic HIGH or LOW level applied to prevent excess ICC and ICCZ.

The SN74LVC8T245 is designed so that the control pins (DIR and OE) are supplied by VCCA.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.

The VCC isolation feature ensures that if either VCC input is at GND, all outputs are in the high-impedance state.

To ensure the high-impedance state during power up or power down, OE should be tied to VCC through a pullup resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.

This 8-bit noninverting bus transceiver uses two separate configurable power-supply rails. The SN74LVC8T245 is optimized to operate with VCCA and VCCB set at 1.65 V to 5.5 V. The A port is designed to track VCCA. VCCA accepts any supply voltage from 1.65 V to 5.5 V. The B port is designed to track VCCB. VCCB accepts any supply voltage from 1.65 V to 5.5 V. This allows for universal low-voltage bidirectional translation between any of the 1.8-V, 2.5-V, 3.3-V, and 5.5-V voltage nodes.

The SN74LVC8T245 is designed for asynchronous communication between two data buses. The logic levels of the direction-control (DIR) input and the output-enable (OE) input activate either the B-port outputs or the A-port outputs or place both output ports into the high-impedance mode. The device transmits data from the A bus to the B bus when the B-port outputs are activated, and from the B bus to the A bus when the A-port outputs are activated. The input circuitry on both A and B ports is always active and must have a logic HIGH or LOW level applied to prevent excess ICC and ICCZ.

The SN74LVC8T245 is designed so that the control pins (DIR and OE) are supplied by VCCA.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.

The VCC isolation feature ensures that if either VCC input is at GND, all outputs are in the high-impedance state.

To ensure the high-impedance state during power up or power down, OE should be tied to VCC through a pullup resistor; the minimum value of the resistor is determined by the current-sinking capability of the driver.

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技術資料

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* データシート SN74LVC8T245 8-Bit Dual-Supply Bus Transceiver With Configurable Voltage Translation and 3-State Outputs データシート (Rev. B) PDF | HTML 2014年 11月 26日
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アプリケーション・ノート Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 1997年 8月 1日
アプリケーション・ノート CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
アプリケーション・ノート LVC Characterization Information 1996年 12月 1日
アプリケーション・ノート Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
アプリケーション・ノート Live Insertion 1996年 10月 1日
設計ガイド Low-Voltage Logic (LVC) Designer's Guide 1996年 9月 1日
アプリケーション・ノート Understanding Advanced Bus-Interface Products Design Guide 1996年 5月 1日

設計および開発

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評価ボード

14-24-LOGIC-EVM — 14 ピンから 24 ピンの PW、DB、D、DW、NS、DYY、DGV パッケージをサポートする汎用ロジックの評価基板 (EVM)

この評価基板 (EVM) は、ピン数が 14 ~ 24 の D、DW、DB、NS、PW、DYY、DGV の各パッケージをサポートする設計を採用しています。

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14-24-NL-LOGIC-EVM — Generic 14 through 24 pin non-leaded package evaluation module

Flexible EVM designed to support any logic or translation device that has a BQA, BQB, RGY (14-24 pin), RSV, RJW, or RHL package.
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シミュレーション・モデル

SN74LVC8T245 IBIS Model

SCEM494.ZIP (56 KB) - IBIS Model
リファレンス・デザイン

TIDEP0025 — シングル・チップ・ドライブ、産業用通信およびモーター制御用

このリファレンス・デザインは、位置エンコーダとロータリー・エンコーダ向けの HEIDENHAIN EnDat 2.2 規格に基づいて、ハードウェア・インターフェイスを実装しています。このプラットフォームを活用して、幅広い産業用オートメーション機器でリアルタイム EtherCAT 通信規格を実装することもできます。産業用オートメーション、ファクトリ・オートメーション、産業用通信などのアプリケーションで、小型フットプリントと低消費電力のシングルチップ・ソリューションを設計できます。
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TIDEP0046 — AM57x 上のモンテカルロ・シミュレーション、OpenCL 使用、DSP アクセラレーション用、リファレンス・デザイン

TI’s high performance ARM® Cortex®-A15 based AM57x processors also integrate C66x DSPs. These DSPs were designed to handle high signal and data processing tasks that are often required by industrial, automotive and financial applications. The AM57x OpenCL implementation makes it easy (...)
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リファレンス・デザイン

TIDEP0047 — 電源および熱設計検討事項、TI 製 AM57x プロセッサ使用、リファレンス・デザイン

このリファレンス・デザインは、AM57x プロセッサおよびコンパニオン製品である TPS659037 パワー・マネージメント IC (PMIC) をベースにしています。このデザインは特に、電源設計と熱設計に関する重要な検討事項や、AM57x と TPS659037 を使用して設計するシステムに関する各種手法を強調しています。また、パワー・マネージメント設計、パワー・ディストリビューション回路 (PDN) 設計の検討事項、熱設計の検討事項、消費電力の推定、消費電力の概要などを説明する参考情報や資料が付属しています。  
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リファレンス・デザイン

TIDEP0022 — ARM MPU、内蔵型 BiSS C マスター・インターフェイス付き

PRU-ICSS(産業用通信サブシステム用の BiSS C Master プロトコル)を実装。このリファレンス・デザインは、包括的な資料と、プログラマブル・リアルタイム・ユニット(PRU)用のソース・コードを提供します。
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TIDEP0035 — HIPERFACE DSL Master インターフェイスを統合した ARM MPU、リファレンス・デザイン

このリファレンス・デザインは、産業用通信サブシステム (PRU-ICSS) 上に HIPERFACE DSL マスター・プロトコルを実装しています。この 2 線式インターフェイスを使用すると、位置フィードバックの配線をモーターのケーブルに統合できます。このデザインは、AM437x PRU-ICSS ファームウェアと、TIDA-00177 トランシーバ・リファレンス・デザインを搭載しています。
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リファレンス・デザイン

TIDEP0050 — EnDat 2.2 システム、リファレンス・デザイン

このリファレンス・デザインは、位置エンコーダとロータリー・エンコーダ向けの HEIDENHAIN EnDat 2.2 規格に基づいて、EnDat 2.2 マスター・プロトコル・スタックとハードウェア・インターフェイスを実装しています。このデザインが採用しているのは、EnDat 2.2 マスター・プロトコル・スタックと、RS-485 トランシーバを使用する半二重通信機能、および Sitara AM437x 産業用開発キット (IDK) 上に実装済みのライン終端機能です。このデザインは、HEIDENHAIN EnDat 2.2 規格を満たすように包括的にテスト済みです。AM437x IDK は (...)
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購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

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