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ADC09QJ800

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JESD204C 인터페이스를 지원하는 쿼드 채널, 9비트, 800MSPS 아날로그-디지털 컨버터(ADC)

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ADC09QJ800

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제품 상세 정보

Sample rate (max) (Msps) 800 Resolution (Bits) 9 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 1660 Architecture Folding Interpolating SNR (dB) 53.5 ENOB (bit) 8.5 SFDR (dB) 64 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 800 Resolution (Bits) 9 Number of input channels 4 Interface type JESD204B, JESD204C Analog input BW (MHz) 6000 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 0.8 Power consumption (typ) (mW) 1660 Architecture Folding Interpolating SNR (dB) 53.5 ENOB (bit) 8.5 SFDR (dB) 64 Operating temperature range (°C) -40 to 85 Input buffer Yes
FCCSP (AAV) 144 100 mm² 10 x 10
  • ADC Core:
    • Resolution: 9 Bit
    • Non-interleaved architecture
    • Internal dither reduces high-order harmonics
  • Performance specifications:
    • SNR (–1 dBFS, 97 MHz): 53.5 dBFS
    • ENOB (–1 dBFS, 97 MHz): 8.51 Bits
    • SFDR (–1 dBFS, 97 MHz): 64 dBFS
    • Noise floor (–20 dBFS, 97 MHz): –140.5 dBFS/Hz
  • Full-scale input voltage: 800 mVPP-DIFF
  • Full-power input bandwidth: 6 GHz
  • JESD204C Serial data interface:
    • Support for 2 to 8 (Quad/Dual channel) or 1 to 4 (Single channel) total SerDes lanes
    • Maximum baud-rate: 17.16 Gbps
    • 64B/66B and 8B/10B encoding modes
    • Subclass-1 support for deterministic latency
    • Compatible with JESD204B receivers
  • Optional internal sampling clock generation
    • Internal PLL and VCO (7.2–8.2 GHz)
  • SYSREF Windowing eases synchronization
  • Four clock outputs simplify system clocking
    • Reference clocks for FPGA or adjacent ADC
    • Reference clock for SerDes transceivers
  • Timestamp input and output for pulsed systems
  • Power consumption (800 MSPS):
    • Quad Channel: 420 mW / channel
    • Dual channel: 555 mW / channel
    • Single channel: 840 mW
  • Power supplies: 1.1 V, 1.9 V
  • ADC Core:
    • Resolution: 9 Bit
    • Non-interleaved architecture
    • Internal dither reduces high-order harmonics
  • Performance specifications:
    • SNR (–1 dBFS, 97 MHz): 53.5 dBFS
    • ENOB (–1 dBFS, 97 MHz): 8.51 Bits
    • SFDR (–1 dBFS, 97 MHz): 64 dBFS
    • Noise floor (–20 dBFS, 97 MHz): –140.5 dBFS/Hz
  • Full-scale input voltage: 800 mVPP-DIFF
  • Full-power input bandwidth: 6 GHz
  • JESD204C Serial data interface:
    • Support for 2 to 8 (Quad/Dual channel) or 1 to 4 (Single channel) total SerDes lanes
    • Maximum baud-rate: 17.16 Gbps
    • 64B/66B and 8B/10B encoding modes
    • Subclass-1 support for deterministic latency
    • Compatible with JESD204B receivers
  • Optional internal sampling clock generation
    • Internal PLL and VCO (7.2–8.2 GHz)
  • SYSREF Windowing eases synchronization
  • Four clock outputs simplify system clocking
    • Reference clocks for FPGA or adjacent ADC
    • Reference clock for SerDes transceivers
  • Timestamp input and output for pulsed systems
  • Power consumption (800 MSPS):
    • Quad Channel: 420 mW / channel
    • Dual channel: 555 mW / channel
    • Single channel: 840 mW
  • Power supplies: 1.1 V, 1.9 V

ADC09xJ800 is a family of quad, dual and single channel, 9-bit, 800 MSPS analog-to-digital converters (ADC). Low power consumption, high sampling rate and 12-bit resolution makes the ADC09xJ800 ideally suited for a variety of multichannel communications and test systems.

Full-power input bandwidth (-3 dB) of 6 GHz enables direct RF sampling of of L-band and S-band.

ADC09xJ800 is a family of quad, dual and single channel, 9-bit, 800 MSPS analog-to-digital converters (ADC). Low power consumption, high sampling rate and 12-bit resolution makes the ADC09xJ800 ideally suited for a variety of multichannel communications and test systems.

Full-power input bandwidth (-3 dB) of 6 GHz enables direct RF sampling of of L-band and S-band.
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* Data sheet ADC09xJ800 Quad, Dual, Single Channel, 800-MSPS, 9-bit, Analog-to-Digital Converter (ADC) with JESD204C Interface datasheet PDF | HTML 2021/09/28

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

ADC09QJ1300EVM — JESD204C 인터페이스 평가 모듈을 갖춘 ADC09QJ1300-Q1 쿼드 채널 9비트 1.3GSPS ADC

ADC09QJ1300 평가 모듈(EVM)을 사용하면 ADC09QJ1300-Q1 디바이스를 쉽게 평가할 수 있습니다. ADC09QJ1300-Q1은 버퍼 아날로그 입력 및 온칩 PLL이 포함된 일체형 디지털 다운 컨버터를 갖춘 저전력, 9비트, 쿼드 채널, 1.3 GSPS ADC(아날로그-디지털 컨버터)로, JESD204B/C 인터페이스를 지원합니다. EVM에는 광범위한 신호 소스 및 주파수를 수용할 수 있는 변압기 결합 아날로그 입력이 있습니다.

LMK04828 JESD204B/C 클록 생성기가 EVM에 포함되어 있으며, 초저지터 (...)

사용 설명서: PDF
TI.com에서 구매할 수 없습니다
평가 보드

TSW12QJ1600EVM — ADC12QJ1600-Q1 8채널(2개의 동기화된 4채널) 12비트 1.6GSPS JESD204C 인터페이스 ADC 평가 모듈

TSW12QJ1600 평가 모듈(EVM)은 다양한 프런트 엔드 옵션을 갖춘 ADC12QJ1600-Q1 ADC(아날로그-디지털 컨버터)를 평가하는 데 사용됩니다. ADC12QJ1600-Q1은 4개의 아날로그 입력 채널을 사용하여 최대 1.6 GSPS(초당 기가 샘플링 속도)에서 작동할 수 있는 12비트 ADC입니다.

이 설계에는 동일한 PCB(인쇄 회로 기판)에 2개의 ADC12QJ1600-Q1 장치가 있으며, 이 장치는 다중 ADC 동기화와 결정적 지연 시간을 시연하고 다양한 프론트 엔드 옵션(AC 결합 변압기, LMH32401을 (...)

사용 설명서: PDF
TI.com에서 구매할 수 없습니다
시뮬레이션 모델

ADC12QJ1600 IBIS-AMI Model

SBAM512.ZIP (68 KB) - IBIS-AMI Model
다운로드
시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

TI 설계 및 시뮬레이션 환경용 PSpice는 기본 제공 라이브러리를 이용해 복잡한 혼합 신호 설계를 시뮬레이션할 수 있습니다. 레이아웃 및 제작에 (...)
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FCCSP (AAV) 144 옵션 보기
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

지원 및 교육

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