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LMX1906-SP

활성

Radiation-hardened, QML-P, 15GHz buffer, multiplier and divider with SYSREF and FPGA clock

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LMX1906-SP

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제품 상세 정보

Frequency (max) (MHz) 15000 Frequency (min) (MHz) 300 Features Integrated multiplier and divider modes, JESD204B/C SYSREF support, Phase synchronization, RF clock distribution, Radiation hardened, Space Qualified, Space grade, Ultra-low additive jitter Current consumption (mA) 405 Integrated VCO No Operating temperature range (°C) -55 to 125 Rating Space Lock time (µs) (typ) (s) Loop BW dependent
Frequency (max) (MHz) 15000 Frequency (min) (MHz) 300 Features Integrated multiplier and divider modes, JESD204B/C SYSREF support, Phase synchronization, RF clock distribution, Radiation hardened, Space Qualified, Space grade, Ultra-low additive jitter Current consumption (mA) 405 Integrated VCO No Operating temperature range (°C) -55 to 125 Rating Space Lock time (µs) (typ) (s) Loop BW dependent
HTQFP (PAP) 64 144 mm² (12 mm × 12 mm)
  • SMD #5962-23202
    • Total ionizing dose 100krad (ELDRS-free)
    • Single event latch-up (SEL) immune up to 87MeV - cm2 /mg
    • Single event functional interrupt (SEFI) immune up to 87MeV - cm2 /mg
  • Clock buffer for 300MHz to 15GHz frequency
  • Ultra-Low Noise
    • Noise floor of –159dBc/Hz at 6GHz output
    • 36-fs additive jitter (100Hz to fCLK) at 6GHz output
    • 5fs additive jitter (100Hz - 100MHz)
  • 4 high-frequency clocks with corresponding SYSREF outputs
    • Shared divide by 1 (Buffer), 2, 3, 4, 5, and 7
    • Shared programmable multiplier x2, x3, and x4
  • Support pin mode options to configure the device without SPI
  • LOGICLK output with corresponding SYSREF output
    • On separate divide bank
    • 1, 2, 4 pre-divider
    • 1 (bypass), 2, …, 1023 post divider
  • 8 programmable output power levels
  • Synchronized SYSREF clock outputs
    • 508 delay step adjustments of less than 2.5ps each at 12.8GHz
    • Generator and repeater modes
    • Windowing feature for SYSREFREQ pins to optimize timing
  • SYNC feature to all divides and multiple devices
  • 2.5V operating voltage
  • –55ºC to 125ºC operating temperature
  • SMD #5962-23202
    • Total ionizing dose 100krad (ELDRS-free)
    • Single event latch-up (SEL) immune up to 87MeV - cm2 /mg
    • Single event functional interrupt (SEFI) immune up to 87MeV - cm2 /mg
  • Clock buffer for 300MHz to 15GHz frequency
  • Ultra-Low Noise
    • Noise floor of –159dBc/Hz at 6GHz output
    • 36-fs additive jitter (100Hz to fCLK) at 6GHz output
    • 5fs additive jitter (100Hz - 100MHz)
  • 4 high-frequency clocks with corresponding SYSREF outputs
    • Shared divide by 1 (Buffer), 2, 3, 4, 5, and 7
    • Shared programmable multiplier x2, x3, and x4
  • Support pin mode options to configure the device without SPI
  • LOGICLK output with corresponding SYSREF output
    • On separate divide bank
    • 1, 2, 4 pre-divider
    • 1 (bypass), 2, …, 1023 post divider
  • 8 programmable output power levels
  • Synchronized SYSREF clock outputs
    • 508 delay step adjustments of less than 2.5ps each at 12.8GHz
    • Generator and repeater modes
    • Windowing feature for SYSREFREQ pins to optimize timing
  • SYNC feature to all divides and multiple devices
  • 2.5V operating voltage
  • –55ºC to 125ºC operating temperature

The LMX1906-SP is an buffer, divider and multiplier that features high frequency, ultra-low jitter, and SYSREF outputs. This device combined with an ultra-low noise reference clock source is an exemplary design for clocking data converters, especially when sampling above 3GHz. Each of the 4 high frequency clock outputs and additional LOGICLK output is paired with a SYSREF output clock signal. The SYSREF signal for JESD interfaces can either be internally generated or passed in as an input and re-clocked to the device clocks. This device can distribute the multichannel, low skew, ultra-low noise local oscillator signals to multiple mixers by disabling the SYSREF outputs.

The LMX1906-SP is an buffer, divider and multiplier that features high frequency, ultra-low jitter, and SYSREF outputs. This device combined with an ultra-low noise reference clock source is an exemplary design for clocking data converters, especially when sampling above 3GHz. Each of the 4 high frequency clock outputs and additional LOGICLK output is paired with a SYSREF output clock signal. The SYSREF signal for JESD interfaces can either be internally generated or passed in as an input and re-clocked to the device clocks. This device can distribute the multichannel, low skew, ultra-low noise local oscillator signals to multiple mixers by disabling the SYSREF outputs.
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기술 자료

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* 데이터 시트 LMX1906-SP Space Grade Low-Noise, High-Frequency JESD204B/C Buffer, Multiplier and Divider datasheet (Rev. A) PDF | HTML 2025. 5. 20
* 방사능 및 안정성 보고서 LMX1906-SP Total Ionizing Dose Report PDF | HTML 2024. 1. 5
* 방사능 및 안정성 보고서 LMX1906-SP Single Event Effects Report 2023. 11. 15
Application brief DLA Approved Optimizations for QML Products (Rev. C) PDF | HTML 2025. 6. 17
애플리케이션 노트 Practical Clocking Considerations That Give Your Next High-Speed Converter Design an Edge (Rev. A) PDF | HTML 2025. 4. 11
인증서 LMX1906EVM-CVAL EU Declaration of Conformity (DoC) PDF | HTML 2023. 9. 14

설계 및 개발

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평가 보드

LMX1906EVM-CVAL — LMX1906-SP 평가 모듈

LMX1906-SP 평가 모듈(EVM)은 4출력 초저 가산 지터 무선 주파수(RF) 버퍼, 분할기 및 멀티플라이어인 LMX1906-SP의 성능을 평가하도록 설계되었습니다. 이 장치는 최대 18GHz의 RF 주파수를 버퍼링하고, 최대 6.4GHz의 RF 출력을 곱하고, 출력을 최대 6.4GHz로 나눌 수 있습니다. 필드 프로그래머블 게이트 어레이(FPGA) 및 로직 클로킹에 별도의 보조 클록 디바이더가 포함되어 있으며, 각 출력에는 피코초 정확도 및 지연 튜닝 기능을 사용하여 시스템 레퍼런스(SYSREF)를 보완합니다. 다양한 (...)
사용 설명서: PDF | HTML
지원되는 제품 및 하드웨어
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지원되는 제품 및 하드웨어
시뮬레이션 모델

LMX1906-SP IBIS Model

SNAM300.ZIP (61 KB) - IBIS 모델
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설계 툴

PLLATINUMSIM-SW — PLL 루프 필터, 위상 잡음, 잠금 시간, 스퍼 시뮬레이션 툴

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패키지 핀 CAD 기호, 풋프린트 및 3D 모델
HTQFP (PAP) 64 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

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