홈 로직 및 전압 변환 로직 게이트 NAND 게이트
홈
로직 및 전압 변환
로직 게이트
NAND 게이트

SN74LVC2G132

활성

슈미트 트리거 입력을 지원하는 2채널, 2입력, 1.65V~5.5V NAND 게이트

지금 주문
데이터 시트

SN74LVC2G132

활성
데이터 시트 지금 주문

제품 상세 정보

Technology family LVC Supply voltage (min) (V) 1.65 Supply voltage (max) (V) 5.5 Number of channels 2 Inputs per channel 2 IOL (max) (mA) 32 IOH (max) (mA) -32 Input type Schmitt-Trigger Output type Push-Pull Features Over-voltage tolerant inputs, Partial power down (Ioff), Ultra high speed (tpd <5ns) Data rate (max) (Mbps) 100 Rating Catalog Operating temperature range (°C) -40 to 125
Technology family LVC Supply voltage (min) (V) 1.65 Supply voltage (max) (V) 5.5 Number of channels 2 Inputs per channel 2 IOL (max) (mA) 32 IOH (max) (mA) -32 Input type Schmitt-Trigger Output type Push-Pull Features Over-voltage tolerant inputs, Partial power down (Ioff), Ultra high speed (tpd <5ns) Data rate (max) (Mbps) 100 Rating Catalog Operating temperature range (°C) -40 to 125
DSBGA (YZP) 8 2.8125 mm² 2.25 x 1.25 SSOP (DCT) 8 11.8 mm² 2.95 x 4 VSSOP (DCU) 8 6.2 mm² 2 x 3.1
  • Available in Texas Instruments NanoFree Package
  • Supports 5-V VCC Operation
  • Inputs Accept Voltages to 5.5 V
  • Max tpd of 5.3 ns at 3.3 V
  • Low Power Consumption, 10-μA Max ICC
  • ±24-mA Output Drive at 3.3 V
  • Typical VOLP (Output Ground Bounce) <0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot) >2 V at VCC = 3.3 V, TA = 25°C
  • Ioff Supports Live Insertion, Partial Power Down Mode, and Back Drive Protection
  • Support Translation Down (5V to 3.3V and 3.3V to 1.8V)
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)
  • Available in Texas Instruments NanoFree Package
  • Supports 5-V VCC Operation
  • Inputs Accept Voltages to 5.5 V
  • Max tpd of 5.3 ns at 3.3 V
  • Low Power Consumption, 10-μA Max ICC
  • ±24-mA Output Drive at 3.3 V
  • Typical VOLP (Output Ground Bounce) <0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot) >2 V at VCC = 3.3 V, TA = 25°C
  • Ioff Supports Live Insertion, Partial Power Down Mode, and Back Drive Protection
  • Support Translation Down (5V to 3.3V and 3.3V to 1.8V)
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)

This dual 2-input NAND gate with Schmitt-trigger inputs is designed for 1.65-V to 5.5-V VCC operation.

The SN74LVC2G132 contains two inverters and performs the Boolean function Y = A ⋅ B or Y = A + B in positive logic. The device functions as two independent inverters, but because of Schmitt action, it has different input threshold levels for positive-going (VT+) and negative-going (VT-) signals.

NanoFree™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

This device can be triggered from the slowest of input ramps and still give clean jitter-free output signals.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.

This dual 2-input NAND gate with Schmitt-trigger inputs is designed for 1.65-V to 5.5-V VCC operation.

The SN74LVC2G132 contains two inverters and performs the Boolean function Y = A ⋅ B or Y = A + B in positive logic. The device functions as two independent inverters, but because of Schmitt action, it has different input threshold levels for positive-going (VT+) and negative-going (VT-) signals.

NanoFree™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

This device can be triggered from the slowest of input ramps and still give clean jitter-free output signals.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.
filter 기타 NAND 게이트 찾기
다운로드 스크립트와 함께 비디오 보기 동영상

관심 가지실만한 유사 제품

open-in-new 대안 비교
비교 대상 장치와 동일한 기능을 지원하는 핀 대 핀
SN74AUP2G00 활성 2채널, 2입력, 0.8V~3.6V 저전력 NAND 게이트 Smaller voltage range (0.8V to 3.6V), longer average propagation delay (8ns), lower average drive strength (4mA)

기술 자료

star =TI에서 선정한 이 제품의 인기 문서
검색된 결과가 없습니다. 검색어를 지우고 다시 시도하십시오.
28개 모두 보기
유형 직함 날짜
* Data sheet Dual 2-Input NAND Gate With Schmitt-Trigger Inputs datasheet (Rev. D) 2013/12/24
Application note Implications of Slow or Floating CMOS Inputs (Rev. E) 2021/07/26
Selection guide Little Logic Guide 2018 (Rev. G) 2018/07/06
Selection guide Logic Guide (Rev. AB) 2017/06/12
Application note How to Select Little Logic (Rev. A) 2016/07/26
Application note Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015/12/02
User guide LOGIC Pocket Data Book (Rev. B) 2007/01/16
Product overview Design Summary for WCSP Little Logic (Rev. B) 2004/11/04
Application note Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004/07/08
Application note Selecting the Right Level Translation Solution (Rev. A) 2004/06/22
User guide Signal Switch Data Book (Rev. A) 2003/11/14
Application note Use of the CMOS Unbuffered Inverter in Oscillator Circuits 2003/11/06
User guide LVC and LV Low-Voltage CMOS Logic Data Book (Rev. B) 2002/12/18
Application note Texas Instruments Little Logic Application Report 2002/11/01
Application note TI IBIS File Creation, Validation, and Distribution Processes 2002/08/29
More literature Standard Linear & Logic for PCs, Servers & Motherboards 2002/06/13
Application note 16-Bit Widebus Logic Families in 56-Ball, 0.65-mm Pitch Very Thin Fine-Pitch BGA (Rev. B) 2002/05/22
Application note Power-Up 3-State (PU3S) Circuits in TI Standard Logic Devices 2002/05/10
More literature STANDARD LINEAR AND LOGIC FOR DVD/VCD PLAYERS 2002/03/27
Application note Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 1997/12/01
Application note Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 1997/08/01
Application note CMOS Power Consumption and CPD Calculation (Rev. B) 1997/06/01
Application note LVC Characterization Information 1996/12/01
Application note Input and Output Characteristics of Digital Integrated Circuits 1996/10/01
Application note Live Insertion 1996/10/01
Design guide Low-Voltage Logic (LVC) Designer's Guide 1996/09/01
Application note Understanding Advanced Bus-Interface Products Design Guide 1996/05/01
Selection guide Logic Guide (Rev. AC) PDF | HTML 1994/06/01

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

5-8-LOGIC-EVM — 5핀~8핀 DCK, DCT, DCU, DRL 및 DBV 패키지용 일반 논리 평가 모듈

5~8핀 수의 DCK, DCT, DCU, DRL 또는 DBV 패키지가 있는 모든 디바이스를 지원하도록 설계된 유연한 EVM.
사용 설명서: PDF
TI.com에서 구매 불가
시뮬레이션 모델

SN74LVC2G132 Behavioral SPICE Model

SCEM617.ZIP (7 KB) - PSpice Model
다운로드
시뮬레이션 모델

SN74LVC2G132 IBIS Model (Rev. A)

SCEM411A.ZIP (44 KB) - IBIS Model
다운로드
레퍼런스 디자인

TIDEP0076 — DLP® 구조적 조명을 사용한 AM572x 프로세서 기반의 3D 머신 비전 레퍼런스 디자인

TIDEP0076 3D 머신 비전 설계는 구조적 조명 원칙에 기반을 둔 임베디드 3D 스캐너를 설명합니다. Sitara™ AM57xx 프로세서 SoC(System on Chip)와 함께 디지털 카메라를 사용하면 DLP4500 기반 프로젝터의 반사 조명 패턴을 캡처할 수 있습니다. 캡처한 패턴의 후속 처리, 개체의 3D 포인트 클라우드 계산 및 3D 시각화는 모두 AM57xx 프로세서 SoC 내에서 수행됩니다. 이 설계는 호스트 PC 기반 구현보다 전력, 단순성, 비용 및 크기의 이점이 포함된 임베디드 솔루션을 제공합니다.
Design guide: PDF
회로도: PDF
레퍼런스 디자인

TIDA-01487 — 절연 CAN FD(유연한 데이터) 속도 리피터 레퍼런스 디자인

CAN과 CANopen은 공장 자동화의 다양한 애플리케이션에서 사용되는 기존 필드버스 프로토콜입니다. 고전압이 최종 장비를 손상시킬 수 있다면 절연이 필요합니다. 이 절연 CAN FD(유연한 데이터) 속도 리피터 레퍼런스 설계는 두 CAN 버스 세그먼트 사이에 전기 절연을 추가합니다. 양쪽 버스 세그먼트의 CAN 프레임은 반대쪽에도 반복됩니다. 이 설계의 CAN 트랜시버 및 중재 로직은 최대 2Mbps의 CAN FD 속도를 지원합니다. 이 레퍼런스 설계는 6V~36V 사이의 넓은 전압 범위를 공급받습니다.
Design guide: PDF
회로도: PDF
레퍼런스 디자인

TIDA-010049 — IEC 61508(SIL-2)용 TUV 평가 디지털 입력 레퍼런스 설계

이 8채널, 그룹 절연, 디지털 입력 모듈 레퍼런스 설계는 산업용 기능 안전성이 필요한 애플리케이션에 중점을 둡니다. 이 설계는 임의의 영구 및 과도 하드웨어 오류를 감지하는 데 도움이 되는 진단 기능을 구현합니다. 이 입력 모듈의 개념은 TUEV SUED(TÜV SÜD)에 의해 평가되었으며 설계자가 IEC61508-2:2010(SIL2) 및 EN13849-1:2015(Cat2 PLd)의 시스템 규정을 준수하는 데 도움이 됩니다. 또한 이 설계는 0(1oo1D 아키텍처)의 하드웨어 내결함성(HFT)을 갖고 있으며, (...)
Design guide: PDF
회로도: PDF
레퍼런스 디자인

TIDEP0046 — DSP 가속화용 OpenCL을 사용한 AM57x의 몬테카를로 시뮬레이션 레퍼런스 디자인

TI’s high performance ARM® Cortex®-A15 based AM57x processors also integrate C66x DSPs. These DSPs were designed to handle high signal and data processing tasks that are often required by industrial, automotive and financial applications. The AM57x OpenCL implementation makes it easy (...)
Design guide: PDF
회로도: PDF
레퍼런스 디자인

TIDEP0047 — TI의 AM57x 프로세서를 사용한 전력 및 열 설계 고려 사항 레퍼런스 설계

This is a reference design based on the AM57x processor and companion TPS659037 power management integrated circuit (PMIC).  This design specifically highlights important power and thermal design considerations and techniques for systems designed with AM57x and TPS659037.  It includes (...)
Design guide: PDF
회로도: PDF
패키지 핀 CAD 기호, 풋프린트 및 3D 모델
DSBGA (YZP) 8 Ultra Librarian
SSOP (DCT) 8 Ultra Librarian
VSSOP (DCU) 8 Ultra Librarian
TI의 평가 항목에 대한 표준 약관이 적용됩니다.

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

포럼 주제 모두 보기(영문)

콘텐츠는 TI 및 커뮤니티 기고자에 의해 "있는 그대로" 제공되며 TI의 사양으로 간주되지 않습니다. 사용 약관을 참조하십시오.

품질, 패키징, TI에서 주문하는 데 대한 질문이 있다면 TI 지원을 방문하세요. ​​​​​​​​​​​​​​

동영상