JAJU446A
December 2017 – January 2022
概要
Resources
特長
アプリケーション
5
1
System Description
1.1
Key System Specifications
2
System Overview
2.1
Block Diagram
2.2
System-Level Description
2.3
Highlighted Products
2.3.1
Analog Signal Chain
2.3.1.1
LMH5401
2.3.1.2
LHM6401
2.3.1.3
BUF802
2.3.2
Clock
2.3.2.1
LMK61E2
2.3.2.2
LMK04828
2.3.2.3
LMX2594
2.3.3
Power
2.3.3.1
TPS82130
2.3.3.2
TPS7A84
2.4
System Design Theory
2.4.1
High-Speed, Low-Phase Noise Clock Generation
2.4.2
Channel-to-Channel Skew
2.4.3
Deterministic Latency
2.4.3.1
Importance of Deterministic Latency
2.4.4
Analog Front End
2.4.5
Multichannel System Power Requirement
2.4.6
Hardware Programming
3
Circuit Design
3.1
Analog Input Front End
3.1.1
High-Input Impedance Buffer Implementation Using the BUF802
3.2
High-Speed Multichannel Clocking
3.3
Power Supply Section
3.3.1
DC-DC
3.3.1.1
How to Set 2.1-V Output Voltage
3.3.2
LDOs
4
Host Interface
5
Hardware Functional Block
6
Getting Started Application GUI
7
Testing and Results
7.1
Test Setup and Test Plan
44
7.2
SNR Measurement Test
7.3
Channel-to-Channel Skew Measurement Test
7.4
Performance Test Result
7.5
Multichannel Skew Measurement
7.6
49
8
Design Files
8.1
Schematics
8.2
Bill of Materials
8.3
Altium Project
8.4
Gerber Files
8.5
Assembly Drawings
9
Software Files
10
Related Documentation
10.1
Trademarks
11
About the Authors
11.1
Acknowledgment
12
Revision History
特長
3.2GSPS、1.5GHz、マルチチャネル、高速のアナログ・フロントエンド
チャネル間のクロック・スキューは 5ps 未満
マルチチャネルに対応した JESD204B 準拠のクロック
確定的レイテンシ
TI の高速キャプチャ・カードをサポート (FMC+ to FMCアダプタ付きのTSW14J56と、TSW14J57)
8、16、32 JESDレーン:最大 12.8Gbps で動作し、
12Gbpsでテスト済み
ピン互換の ADC12DJxx00 ファミリ用のスケーラブルなプラットフォーム
理論、計算、コンポーネントの選択、PCB の設計、測定結果を記載