JAJSGS5Q April   2009  – January 2024 TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成と機能
    1. 5.1 ピン構造図
    2. 5.2 信号概要
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 – 車載用
    3. 6.3  ESD 定格 – 民生用
    4. 6.4  推奨動作条件
    5. 6.5  消費電力の概略
      1. 6.5.1 TMS320F2803x の消費電流 (60MHz の SYSCLKOUT)
      2. 6.5.2 消費電流の低減
      3. 6.5.3 消費電流グラフ (VREG 有効)
    6. 6.6  電気的特性
    7. 6.7  熱抵抗特性
      1. 6.7.1 PN パッケージ
      2. 6.7.2 PAG パッケージ
      3. 6.7.3 RSH パッケージ
    8. 6.8  熱設計の検討事項
    9. 6.9  MCU との JTAG デバッグ プローブ接続 (信号バッファリングなし)
    10. 6.10 パラメータ情報
      1. 6.10.1 タイミング パラメータの記号
      2. 6.10.2 タイミング パラメータに関する一般的な注意事項
    11. 6.11 テスト負荷回路
    12. 6.12 電源シーケンス
      1. 6.12.1 リセット (XRS) のタイミング要件
      2. 6.12.2 リセット (XRS) のスイッチング特性
    13. 6.13 クロック仕様
      1. 6.13.1 デバイス クロック表
        1. 6.13.1.1 2803x のクロックの一覧表 (60MHz デバイス)
        2. 6.13.1.2 デバイス クロック要件 / 特性
        3. 6.13.1.3 内部のゼロ ピン発振器 (INTOSC1、INTOSC2) の特性
      2. 6.13.2 クロックの要件および特性
        1. 6.13.2.1 XCLKIN のタイミング要件 – PLL 有効
        2. 6.13.2.2 XCLKIN のタイミング要件 – PLL 無効
        3. 6.13.2.3 XCLKOUT のスイッチング特性 (PLL バイパスまたは有効)
    14. 6.14 フラッシュ のタイミング
      1. 6.14.1 T 温度仕様品のフラッシュ / OTP 耐久性
      2. 6.14.2 S 温度仕様品のフラッシュ / OTP 耐久性
      3. 6.14.3 Q 温度仕様品のフラッシュ / OTP 耐久性
      4. 6.14.4 60MHz SYSCLKOUT でのフラッシュ パラメータ
      5. 6.14.5 フラッシュ / OTP のアクセス タイミング
      6. 6.14.6 フラッシュ データ保持期間
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1  CPU
      2. 7.1.2  制御補償器アクセラレータ (CLA)
      3. 7.1.3  メモリ バス (ハーバード バス アーキテクチャ)
      4. 7.1.4  ペリフェラル バス
      5. 7.1.5  リアルタイムの JTAG および分析
      6. 7.1.6  フラッシュ
      7. 7.1.7  M0、M1 SARAM
      8. 7.1.8  L0 SARAM、L1、L2、L3 DPSARAM
      9. 7.1.9  ブート ROM
        1. 7.1.9.1 エミュレーション ブート
        2. 7.1.9.2 GetMode
        3. 7.1.9.3 ブートローダが使用するペリフェラル ピン
      10. 7.1.10 セキュリティ
      11. 7.1.11 ペリフェラル割り込み拡張 (PIE) ブロック
      12. 7.1.12 外部割り込み (XINT1～XINT3)
      13. 7.1.13 内部ゼロ ピン発振器、発振器、PLL
      14. 7.1.14 ウォッチドッグ
      15. 7.1.15 ペリフェラルのクロック駆動
      16. 7.1.16 低消費電力モード
      17. 7.1.17 ペリフェラル フレーム 0、1、2、3 (PFn)
      18. 7.1.18 汎用入出力 (GPIO) マルチプレクサ (MUX)
      19. 7.1.19 32 ビット CPU タイマ (0、1、2)
      20. 7.1.20 制御ペリフェラル
      21. 7.1.21 シリアル ポート ペリフェラル
    2. 7.2 メモリ マップ
    3. 7.3 レジスタ マップ
    4. 7.4 デバイス エミュレーション レジスタ
    5. 7.5 VREG/BOR/POR
      1. 7.5.1 オンチップ電圧レギュレータ (VREG)
        1. 7.5.1.1 オンチップ VREG の使い方
        2. 7.5.1.2 オンチップ VREG の無効化
      2. 7.5.2 オンチップ パワーオン リセット (POR) およびブラウンアウト リセット (BOR) 回路
    6. 7.6 システム コントロール
      1. 7.6.1 内部ゼロ ピン発振器
      2. 7.6.2 水晶発振器オプション
      3. 7.6.3 PLL ベース クロック モジュール
      4. 7.6.4 入力クロックの喪失 (NMI ウォッチドッグ機能)
      5. 7.6.5 CPU ウォッチドッグ モジュール
    7. 7.7 低消費電力モード ブロック
    8. 7.8 割り込み
      1. 7.8.1 外部割り込み
        1. 7.8.1.1 外部割り込みの電気的データ / タイミング
          1. 7.8.1.1.1 外部割り込みのタイミング要件
          2. 7.8.1.1.2 外部割り込みのスイッチング特性
    9. 7.9 ペリフェラル
      1. 7.9.1  制御補償器アクセラレータ (CLA) の概要
      2. 7.9.2  アナログ ブロック
        1. 7.9.2.1 A/D コンバータ (ADC)
          1. 7.9.2.1.1 特長
          2. 7.9.2.1.2 ADC 変換開始の電気的データ / タイミング
            1. 7.9.2.1.2.1 外部 ADC 変換開始のスイッチング特性
          3. 7.9.2.1.3 オンチップ A/D コンバータ (ADC) の電気的データ / タイミング
            1. 7.9.2.1.3.1 ADC の電気的特性
            2. 7.9.2.1.3.2 ADC の電力モード
            3. 7.9.2.1.3.3 内部温度センサ
              1. 7.9.2.1.3.3.1 温度センサ係数
            4. 7.9.2.1.3.4 ADC パワーアップ制御ビットのタイミング
              1. 7.9.2.1.3.4.1 ADC パワーアップ遅延
            5. 7.9.2.1.3.5 ADC のシーケンシャルおよび同時タイミング
        2. 7.9.2.2 ADC MUX
        3. 7.9.2.3 コンパレータ ブロック
          1. 7.9.2.3.1 オンチップ・コンパレータ / DAC の電気的データ / タイミング
            1. 7.9.2.3.1.1 コンパレータ / DAC の電気的特性
      3. 7.9.3  詳細説明
      4. 7.9.4  シリアル ペリフェラル インターフェイス (SPI) モジュール
        1. 7.9.4.1 SPI マスタ モードの電気的データ / タイミング
          1. 7.9.4.1.1 SPI マスタ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.1.2 SPI マスタ モードの外部タイミング (クロック位相 = 1)
        2. 7.9.4.2 SPI スレーブ モードの電気的データ / タイミング
          1. 7.9.4.2.1 SPI スレーブ モードの外部タイミング (クロック位相 = 0)
          2. 7.9.4.2.2 SPI スレーブ モードの外部タイミング (クロック位相 = 1)
      5. 7.9.5  シリアル通信インターフェイス (SCI) モジュール
      6. 7.9.6  LIN (Local Interconnect Network)
      7. 7.9.7  拡張コントローラ エリア ネットワーク (eCAN) モジュール
      8. 7.9.8  I2C (Inter-Integrated Circuit)
        1. 7.9.8.1 I2C の電気的データ / タイミング
          1. 7.9.8.1.1 I2C のタイミング要件
          2. 7.9.8.1.2 I2C のスイッチング特性
      9. 7.9.9  エンハンスド PWM モジュール (ePWM1/2/3/4/5/6/7)
        1. 7.9.9.1 ePWM の電気的データ / タイミング
          1. 7.9.9.1.1 ePWM のタイミング要件
          2. 7.9.9.1.2 ePWM のスイッチング特性
        2. 7.9.9.2 トリップ ゾーン入力のタイミング
          1. 7.9.9.2.1 トリップ ゾーン入力のタイミング要件
      10. 7.9.10 高分解能 PWM (HRPWM)
        1. 7.9.10.1 HRPWM の電気的データ / タイミング
          1. 7.9.10.1.1 高分解能 PWM の特性
      11. 7.9.11 拡張キャプチャ モジュール (eCAP1)
        1. 7.9.11.1 eCAP の電気的データ / タイミング
          1. 7.9.11.1.1 拡張キャプチャ (eCAP) のタイミング要件
          2. 7.9.11.1.2 eCAP のスイッチング特性
      12. 7.9.12 高分解能キャプチャ (HRCAP) モジュール
        1. 7.9.12.1 HRCAP の電気的データ / タイミング
          1. 7.9.12.1.1 高分解能キャプチャ (HRCAP) のタイミング要件
      13. 7.9.13 拡張直交エンコーダ パルス (eQEP)
        1. 7.9.13.1 eQEP の電気的データ / タイミング
          1. 7.9.13.1.1 拡張直交エンコーダ パルス (eQEP) のタイミング要件
          2. 7.9.13.1.2 eQEP のスイッチング特性
      14. 7.9.14 JTAG ポート
      15. 7.9.15 汎用入出力 (GPIO) MUX
        1. 7.9.15.1 GPIO の電気的データ / タイミング
          1. 7.9.15.1.1 GPIO - 出力タイミング
            1. 7.9.15.1.1.1 汎用出力のスイッチング特性
          2. 7.9.15.1.2 GPIO - 入力タイミング
            1. 7.9.15.1.2.1 汎用入力のタイミング要件
          3. 7.9.15.1.3 入力信号のサンプリング ウィンドウ幅
          4. 7.9.15.1.4 低消費電力モードのウェイクアップ タイミング
            1. 7.9.15.1.4.1 アイドル モードのタイミング要件
            2. 7.9.15.1.4.2 IDLE モードのスイッチング特性
            3. 7.9.15.1.4.3 スタンバイ モードのタイミング要件
            4. 7.9.15.1.4.4 スタンバイ モードのスイッチング特性
            5. 7.9.15.1.4.5 ホールト モードのタイミング要件
            6. 7.9.15.1.4.6 ホールト モードのスイッチング特性
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 テキサス・インスツルメンツのリファレンス・デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスと開発ツールの命名法
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

5.2 信号概要

表 5-1 では、信号について説明します。JTAG ピンを除き、特に記述のない限り、GPIO 機能はリセット時のデフォルトです。その下に記載されているペリフェラル信号は代替機能です。一部のペリフェラル機能は、すべてのデバイスで利用できるわけではありません。詳細については、表 4-1 を参照してください。入力は 5V 許容ではありません。すべての GPIO ピンは I/O/Z であり、内部プルアップを備えています。この内部プルアップは、ピンごとに選択的に有効化 / 無効化できます。この機能は GPIO ピンにのみ適用されます。PWM ピンのプルアップはリセットしても有効化されません。その他の GPIO ピンのプルアップはリセットと同時に有効化されます。AIO ピンは内部プルアップを持っていません。

注:

オンチップ VREG を使用する場合、GPIO19、GPIO34、GPIO35、GPIO36、GPIO37、GPIO38 ピンには、電源投入時にグリッチが発生する可能性があります。この潜在的なグリッチは、ブート モード ピンが読み出される前に終了し、ブート動作には影響しません。アプリケーションでグリッチが許容されない場合、1.8V を外部から供給できます。または、ピンと外部回路の劣化の可能性を抑えるために、これらのピンとすべての外部ドライバに直列に電流制限抵抗 (470Ω など) を追加することもできます。外部 1.8V 電源を使用する場合、電源シーケンス要件はありません。ただし、I/O ピンのレベル シフト出力バッファ内の 3.3V トランジスタに、1.8V トランジスタよりも前に電力が供給される場合、出力バッファがオンすることで、電源投入時にピンにグリッチが発生する可能性があります。この挙動を回避するため、VDDIO ピンより前に VDD ピンに電力を供給し、VDDIO ピンが 0.7V に達する前に VDD ピンが確実に 0.7V に達するようにします。

表 5-1 信号の説明
端子 I/O/Z (1) 説明
名称 PN
ピン番号		 PAG
ピン番号		 RSH
ピン番号
JTAG
TRST 10 8 6 I 内部プルダウン付き JTAG テスト リセット。TRST を High に駆動すると、本デバイスの動作の制御がスキャン システムに渡されます。この信号が接続されていない場合、または Low に駆動されている場合、本デバイスは機能モードで動作し、テスト リセット信号は無視されます。注：TRST はアクティブ High のテスト ピンであり、通常デバイス動作中は常に Low に維持する必要があります。このピンには外付けプルダウン抵抗が必要です。この抵抗の値は、設計に適用可能なデバッガ ポッドの駆動強度に基づいている必要があります。一般的には、2.2kΩ の抵抗を使用すれば、適切な保護が得られます。これはアプリケーション固有であるため、デバッガとアプリケーションが適切に動作するように各ターゲット ボードを検証することを推奨します。(↓)
TCK GPIO38 を参照 I GPIO38 を参照。内部プルアップ付き JTAG テスト クロック。(↑)
TMS GPIO36 を参照 I GPIO36 を参照。内部プルアップ付き JTAG テスト モード選択 (TMS)。このシリアル制御入力は、TCK の立ち上がりエッジに同期して TAP コントローラに入力されます。(↑)
TDI GPIO35 を参照 I GPIO35 を参照。内部プルアップ付き JTAG テスト データ入力 (TDI)。TDI は、TCK の立ち上がりエッジに同期して、選択されたレジスタ (命令またはデータ) に入力されます。(↑)
TDO GPIO37 を参照 O/Z GPIO37 を参照。JTAG スキャン アウト、テスト データ出力 (TDO)。選択されたレジスタ (命令またはデータ) の内容は、TCK の立ち下がりエッジに同期して TDO から出力されます。(8mA 駆動)
フラッシュ
TEST2 38 30 27 I/O テスト ピン。 テキサス・インスツルメンツ用に予約済みです。未接続のままにする必要があります。
クロック
XCLKOUT GPIO18 を参照 – O/Z GPIO18 を参照。SYSCLKOUT を基準にして生成された出力クロック。XCLKOUT は、SYSCLKOUT と同じ周波数、半分の周波数、1/4 の周波数のいずれかです。これは、XCLK レジスタのビット 1:0 (XCLKOUTDIV) で制御されます。リセット時、XCLKOUT = SYSCLKOUT/4 です。XCLKOUT 信号は、XCLKOUTDIV を 3 に設定することでオフにできます。この信号をピンに伝搬させるには、GPIO18 の MUX 制御も XCLKOUT に設定する必要があります。
XCLKIN GPIO19 と GPIO38 を参照 I GPIO19 と GPIO38 を参照。外部発振器入力。クロック ソースのピンは、XCLK レジスタの XCLKINSEL ビットで制御されます。デフォルトでは GPIO38 が選択されます。このピンには、外部 3.3V 発振器からクロックを入力します。この場合、X1 ピン (利用可能な場合) を GND に接続し、CLKCTL レジスタのビット 14 を使ってオンチップ水晶発振器を無効化する必要があります。水晶振動子 / 共振器を使用する場合、CLKCTL レジスタのビット 13 を使って XCLKIN の経路を無効化する必要があります。
注：通常デバイス動作用の外部クロックを供給するために GPIO38/TCK/XCLKIN ピンを使う設計では、JTAG コネクタを使ったデバッグ中にこの経路を無効化するための何らかの仕組みを組み込む必要があります。これは、JTAG デバッグ セッション中に作動する TCK 信号との競合を防止するためです。この間、本デバイスにクロックを供給するためにゼロ ピン内部発振器を使用できます。
X1 52 41 36 I オンチップ 1.8V 水晶発振器入力。この発振器を使用するには、X1 と X2 の間に水晶振動子またはセラミック共振器を接続する必要があります。この場合、CLKCTL レジスタのビット 13 を使って XCLKIN の経路を無効化する必要があります。このピンを使用しない場合、GND に接続する必要があります。(I)
X2 51 40 35 O オンチップの水晶発振器出力。X1 と X2 の間に水晶振動子またはセラミック共振器を接続する必要があります。X2 を使用しない場合、未接続のままにする必要があります。(O)
RESET
XRS 9 7 5 I/O デバイス リセット (入力) およびウォッチドッグ リセット (出力)。これらのデバイスはパワーオン リセット (POR) およびブラウンアウト リセット (BOR) 回路を内蔵しています。電源オンまたはブラウンアウト状態の間、このピンを本デバイスは Low に駆動します。外部回路も、デバイス リセットをアサートするためにこのピンを駆動できます。ウォッチドッグ リセットが発生した場合、MCU もこのピンを Low に駆動します。ウォッチドッグ リセット中、XRS ピンは 512 OSCCLK サイクルのウォッチドッグ リセット期間にわたって Low に駆動されます。XRS と VDDIO の間に 2.2kΩ～10kΩ の抵抗を配置する必要があります。ノイズ フィルタリングのため、XRS とVSS の間にコンデンサを配置します。容量は 100nF 以下にする必要があります。これらの値を使うことで、ウォッチドッグ リセットがアサートされた際、ウォッチドッグは 512 OSCCLK サイクル以内に XRS ピンを VOL に適切に駆動できます。その原因に関係なく、デバイス リセットによって本デバイスは実行を終了します。プログラム カウンタは、位置 0x3F FFC0 に格納されたアドレスを指します。リセットが解除されると、プログラム カウンタで指定された場所から実行が開始されます。このピンの出力バッファは、内部プルアップ付きのオープン ドレイン素子です。(↑) このピンを外部デバイスによって駆動する場合、オープン ドレイン素子を使って駆動する必要があります。
ADC、コンパレータ、アナログ I/O
ADCINA7 11 9 7 I ADC グループ A、チャネル 7 入力
ADCINA6 12 10 8 I ADC グループ A、チャネル 6 入力
COMP3A I コンパレータ入力 3A
AIO6 I/O デジタル AIO 6
ADCINA5 13 – – I ADC グループ A、チャネル 5 入力
ADCINA4 14 11 9 I ADC グループ A、チャネル 4 入力
COMP2A I コンパレータ入力 2A
AIO4 I/O デジタル AIO 4
ADCINA3 15 12 10 I ADC グループ A、チャネル 3 入力
ADCINA2 16 13 11 I ADC グループ A、チャネル 2 入力
COMP1A I コンパレータ入力 1A
AIO2 I/O デジタル AIO 2
ADCINA1 17 14 12 I ADC グループ A、チャネル 1 入力
ADCINA0 18 15 13 I ADC グループ A、チャネル 0 入力。
注：64 ピン PAG デバイスでは、VREFHI と ADCINA0 は同じピンを共有しており、両方を同時に使うことはできません。
注：56 ピン RSH デバイスでは、VREFHI と ADCINA0 は同じピンを共有しており、両方を同時に使うことはできません。
VREFHI 19 15 13 I ADC 外部基準電圧 High – ADC 外部基準電圧モードでのみ使用されます。セクション 7.9.2.1「ADC」を参照してください。
注：64 ピン PAG デバイスでは、VREFHI と ADCINA0 は同じピンを共有しており、両方を同時に使うことはできません。
注：56 ピン RSH デバイスでは、VREFHI と ADCINA0 は同じピンを共有しており、両方を同時に使うことはできません。
ADCINB7 30 24 21 I ADC グループ B、チャネル 7 入力
ADCINB6 29 23 20 I ADC グループ B、チャネル 6 入力
COMP3B I コンパレータ 入力 3B
AIO14 I/O デジタル AIO 14
ADCINB5 28 – – I ADC グループ B、チャネル 5 入力
ADCINB4 27 22 19 I ADC グループ B、チャネル 4 入力
COMP2B I コンパレータ 入力 2B
AIO12 I/O デジタル AIO12
ADCINB3 26 21 18 I ADC グループ B、チャネル 3 入力
ADCINB2 25 20 17 I ADC グループ B、チャネル 2 入力
COMP1B I コンパレータ 入力 1B
AIO10 I/O デジタル AIO 10
ADCINB1 24 19 16 I ADC グループ B、チャネル 1 入力
ADCINB0 23 18 – I ADC グループ B、チャネル 0 入力
VREFLO 22 17 15 I ADC 外部基準電圧 Low。
注：64 ピン PAG デバイスと 56 ピン RSH デバイスでは、VREFLO は常に VSSA に接続されています。
CPU と I/O の電源
VDDA 20 16 14 アナログ電源ピン。2.2μF (標準値) のコンデンサをピンの近くに接続します。
VSSA 21 17 15 アナログ グランド ピン。
注：64 ピン PAG デバイスと 56 ピン RSH デバイスでは、VREFLO は常に VSSA に接続されています。
VDD 7 5 3 CPU と ロジックのデジタル電源ピン。内部 VREG を使用する場合、各 VDD ピンとグランドとの間に 1 つの 1.2μF のコンデンサを接続します。より大きい値のコンデンサを使用することもできます。
54 43 38
72 59 52
VDDIO 36 29 26 デジタル I/O バッファとフラッシュ メモリの電源ピン。VREG が有効化されている場合の単一電源です。各ピンに のデカップリング コンデンサを接続します。実際の値は、システムの電圧レギュレーション方法によって決める必要があります。
70 57 50
VSS 8 6 4 デジタル グランド ピン
35 28 25
53 42 37
71 58 51
電圧レギュレータ制御信号
VREGENZ 73 60 53 I 内部プルダウン付きの内部電圧レギュレータ (VREG) イネーブル。内部 1.8V VREG を有効化するには、VSS (Low) に直接接続します。VREG を無効化し、外部 1.8V 電源を使うには、VDDIO (High) に直接接続します。
GPIO およびペリフェラル信号 (2)
GPIO0 69 56 49 I/O/Z 汎用入出力 0
EPWM1A O 拡張 PWM1 出力 A および HRPWM チャネル
– – –
– – –
GPIO1 68 55 48 I/O/Z 汎用入出力 1
EPWM1B O 拡張 PWM1 出力 B
– –
COMP1OUT O コンパレータ 1 の直接出力
GPIO2 67 54 47 I/O/Z 汎用入出力 2
EPWM2A O 拡張 PWM2 出力 A および HRPWM チャネル
– –
– -
GPIO3 66 53 46 I/O/Z 汎用入出力 3
EPWM2B O 拡張 PWM2 出力 B
SPISOMIA I/O SPI-A スレーブ出力、マスタ入力
COMP2OUT O コンパレータ 2 の直接出力
GPIO4 63 51 45 I/O/Z 汎用入出力 4
EPWM3A O 拡張 PWM3 出力 A および HRPWM チャネル
– –
– –
GPIO5 62 50 44 I/O/Z 汎用入出力 5
EPWM3B O 拡張 PWM3 出力 B
SPISIMOA I/O SPI-A スレーブ入力、マスタ出力
ECAP1 I/O 拡張キャプチャ入出力 1
GPIO6 50 39 34 I/O/Z 汎用入出力 6
EPWM4A O 拡張 PWM4 出力 A および HRPWM チャネル
EPWMSYNCI I 外部 ePWM 同期パルス入力
EPWMSYNCO O 外部 ePWM 同期パルス出力
GPIO7 49 38 33 I/O/Z 汎用入出力 7
EPWM4B O 拡張 PWM4 出力 B
SCIRXDA I SCI-A 受信データ
– –
GPIO8 43 35 – I/O/Z 汎用入出力 8
EPWM5A O 拡張 PWM5 出力 A および HRPWM チャネル
– –
ADCSOCAO O ADC 変換開始 A
GPIO9 39 31 – I/O/Z 汎用入出力 9
EPWM5B O 拡張 PWM5 出力 B
LINTXA O LIN 送信 A
HRCAP1 I 高分解能入力キャプチャ 1
GPIO10 65 52 – I/O/Z 汎用入出力 10
EPWM6A O 拡張 PWM6 出力 A および HRPWM チャネル
– –
ADCSOCBO O ADC 変換開始 B
GPIO11 61 49 – I/O/Z 汎用入出力 11
EPWM6B O 拡張 PWM6 出力 B
LINRXA I LIN 受信 A
HRCAP2 I 高分解能入力キャプチャ 2
GPIO12 47 37 32 I/O/Z 汎用入出力 12
TZ1 I トリップ ゾーン入力 1
SCITXDA O SCI-A 送信データ
SPISIMOB I/O SPI-B スレーブ入力、マスタ出力。
注：SPI-B は PN パッケージでのみ利用できます。
GPIO13 76 – – I/O/Z 汎用入出力 13
TZ2 I トリップ ゾーン入力 2
– –
SPISOMIB I/O SPI-B スレーブ出力、マスタ入力
GPIO14 77 – – I/O/Z 汎用入出力 14
TZ3 I トリップ ゾーン入力 3
LINTXA O LIN 送信
SPICLKB I/O SPI-B クロック入出力
GPIO15 75 – – I/O/Z 汎用入出力 15
TZ1 I トリップ ゾーン入力 1
LINRXA I LIN 受信
SPISTEB I/O SPI-B スレーブ送信イネーブル入出力
GPIO16 46 36 31 I/O/Z 汎用入出力 16
SPISIMOA I/O SPI-A スレーブ入力、マスタ出力
– –
TZ2 I トリップ ゾーン入力 2
GPIO17 42 34 30 I/O/Z 汎用入出力 17
SPISOMIA I/O SPI-A スレーブ出力、マスタ入力
– –
TZ3 I トリップ ゾーン入力 3
GPIO18 41 33 29 I/O/Z 汎用入出力 18
SPICLKA I/O SPI-A クロック入出力
LINTXA O LIN 送信
XCLKOUT O/Z SYSCLKOUT を基準にして生成された出力クロック。XCLKOUT は、SYSCLKOUT と同じ周波数、半分の周波数、1/4 の周波数のいずれかです。これは、XCLK レジスタのビット 1:0 (XCLKOUTDIV) で制御されます。リセット時、XCLKOUT = SYSCLKOUT/4 です。XCLKOUT 信号は、XCLKOUTDIV を 3 に設定することでオフにできます。この信号をピンに伝搬させるには、GPIO18 の MUX 制御も XCLKOUT に設定する必要があります。
GPIO19 55 44 39 I/O/Z 汎用入出力 19
XCLKIN 外部発振器入力。このピンの MUX 機能は、このピンからクロック ブロックへの経路をゲート制御しません。クロック ブロックがその他のペリフェラルの機能のために使われている場合、このクロック供給経路が有効化されないように注意する必要があります。
SPISTEA I/O SPI-A スレーブ送信イネーブル入出力
LINRXA I LIN 受信
ECAP1 I/O 拡張キャプチャ入出力 1
GPIO20 78 62 55 I/O/Z 汎用入出力 20
EQEP1A I 拡張 QEP1 入力 A
– –
COMP1OUT O コンパレータ 1 の直接出力
GPIO21 79 63 56 I/O/Z 汎用入出力 21
EQEP1B I 拡張 QEP1 入力 B
– –
COMP2OUT O コンパレータ 2 の直接出力
GPIO22 1 1 1 I/O/Z 汎用入出力 22
EQEP1S I/O 拡張 QEP1 ストローブ
– –
LINTXA O LIN 送信
GPIO23 4 4 2 I/O/Z 汎用入出力 23
EQEP1I I/O 拡張 QEP1 インデックス
– –
LINRXA I LIN 受信
GPIO24 80 64 – I/O/Z 汎用入出力 24
ECAP1 GPIO5 と GPIO19 を参照 I/O 拡張キャプチャ入出力 1
– –
SPISIMOB I/O SPI-B スレーブ入力、マスタ出力。
注：SPI-B は、PN および RSH パッケージでのみ利用できます。
GPIO25 44 – – I/O/Z 汎用入出力 25
– –
– –
SPISOMIB I/O SPI-B スレーブ出力、マスタ入力
GPIO26 37 – – I/O/Z 汎用入出力 26
HRCAP1 I 高分解能入力キャプチャ 1
– –
SPICLKB I/O SPI-B クロック入出力
GPIO27 31 – – I/O/Z 汎用入出力 27
HRCAP2 I 高分解能入力キャプチャ 2
– –
SPISTEB I/O SPI-B スレーブ送信イネーブル入出力
GPIO28 40 32 28 I/O/Z 汎用入出力 28
SCIRXDA I SCI 受信データ
SDAA I/OD I2C データ オープン ドレイン双方向ポート
TZ2 I トリップ ゾーン入力 2
GPIO29 34 27 24 I/O/Z 汎用入出力 29
SCITXDA O SCI 送信データ
SCLA I/OD I2C クロック オープン ドレイン双方向ポート
TZ3 I トリップ ゾーン入力 3
GPIO30 33 26 23 I/O/Z 汎用入出力 30
CANRXA I CAN 受信
– –
– –
GPIO31 32 25 22 I/O/Z 汎用入出力 31
CANTXA O CAN 送信
– –
– –
GPIO32 2 2 – I/O/Z 汎用入出力 32
SDAA I/OD I2C データ オープン ドレイン双方向ポート
EPWMSYNCI I 拡張 PWM 外部同期パルス入力
ADCSOCAO O ADC 変換開始 A
GPIO33 3 3 – I/O/Z 汎用入出力 33
SCLA I/OD I2C クロック オープン ドレイン双方向ポート
EPWMSYNCO O 拡張 PWM 外部同期パルス出力
ADCSOCBO O ADC 変換開始 B
GPIO34 74 61 54 I/O/Z 汎用入出力 34
COMP2OUT O コンパレータ 2 の直接出力
– –
COMP3OUT O コンパレータ 3 の直接出力
GPIO35 59 47 42 I/O/Z 汎用入出力 35
TDI I 内部プルアップ付き JTAG テスト データ入力 (TDI)。TDI は、TCK の立ち上がりエッジに同期して、選択されたレジスタ (命令またはデータ) に入力されます。
GPIO36 60 48 43 I/O/Z 汎用入出力 36
TMS I 内部プルアップ付き JTAG テスト モード選択 (TMS)。このシリアル制御入力は、TCK の立ち上がりエッジに同期して TAP コントローラに入力されます。
GPIO37 58 46 41 I/O/Z 汎用入出力 37
TDO O/Z JTAG スキャン アウト、テスト データ出力 (TDO)。選択されたレジスタ (命令またはデータ) の内容は、TCK (8mA 駆動) の立ち下がりエッジに同期して TDO から出力されます。
GPIO38 57 45 40 I/O/Z 汎用入出力 38
TCK I 内部プルアップ付き JTAG テスト クロック
XCLKIN I 外部発振器入力。このピンの MUX 機能は、このピンからクロック ブロックへの経路をゲート制御しません。クロック ブロックがその他の機能のために使われている場合、このクロック供給経路が有効化されないように注意する必要があります。
– –
GPIO39 56 – – I/O/Z 汎用入出力 39
– –
– –
– –
GPIO40 64 – – I/O/Z 汎用入出力 40
EPWM7A O 拡張 PWM7 出力 A および HRPWM チャネル
– –
– –
GPIO41 48 – – I/O/Z 汎用入出力 41
EPWM7B O 拡張 PWM7 出力 B
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GPIO42 5 – – I/O/Z 汎用入出力 42
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– –
COMP1OUT O コンパレータ 1 の直接出力
GPIO43 6 – – I/O/Z 汎用入出力 43
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COMP2OUT O コンパレータ 2 の直接出力
GPIO44 45 – – I/O/Z 汎用入出力 44
– –
– –
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(1) I = 入力、O = 出力、Z = 高インピーダンス、OD = オープン ドレイン、↑ = プルアップ、↓ = プルダウン
(2) GPIO 機能 (太字の斜体で表示) はリセット時のデフォルトです。その下に記載されているペリフェラル信号は代替機能です。GPIO 機能が多重化された JTAG ピンの場合、GPIO ブロックへの入力経路は常に有効です。GPIO ブロックからの出力経路と、ピンから JTAG ブロックへの経路は、TRST 信号の状態に基づいて有効化 / 無効化されます。詳細については、『TMS320F2803x リアルタイム マイクロコントローラ テクニカル リファレンス マニュアル』の「システム コントロール」の章を参照してください。