JAJSVW8A December   2024  – April 2025 ADC3664-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 アナログ入力帯域幅
        2. 7.3.1.2 アナログ フロント エンド設計
          1. 7.3.1.2.1 サンプリング グリッチ フィルタ
          2. 7.3.1.2.2 AC 結合
          3. 7.3.1.2.3 DC 結合
      2. 7.3.2 クロック入力
        1. 7.3.2.1 差動クロック入力とシングルエンド クロック入力の比較
        2. 7.3.2.2 信号アクイジション時間の調整
      3. 7.3.3 電圧リファレンス
        1. 7.3.3.1 内部基準電圧
        2. 7.3.3.2 外部電圧リファレンス
      4. 7.3.4 デジタル データ パスおよびインターフェイス
        1. 7.3.4.1 データ パスの概要
        2. 7.3.4.2 デジタル インターフェイス
        3. 7.3.4.3 DCLKIN
        4. 7.3.4.4 出力スクランブラ
        5. 7.3.4.5 出力ビット マッパー
          1. 7.3.4.5.1 2 線式モード
          2. 7.3.4.5.2 1 線式モード
          3. 7.3.4.5.3 1/2 線式モード
        6. 7.3.4.6 出力データ フォーマット
        7. 7.3.4.7 テスト・パターン
      5. 7.3.5 デジタル ダウン コンバータ
        1. 7.3.5.1 デシメーション動作
        2. 7.3.5.2 数値制御発振器 (NCO)
        3. 7.3.5.3 デシメーション フィルタ
        4. 7.3.5.4 SYNC
        5. 7.3.5.5 デシメーションを使用した出力データ フォーマット
    4. 7.4 デバイスの機能モード
      1. 7.4.1 低レイテンシ モード
      2. 7.4.2 平均化モード
    5. 7.5 プログラミング
      1. 7.5.1 ピン制御
      2. 7.5.2 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.5.2.1 レジスタ書き込み
        2. 7.5.2.2 レジスタ読み出し
      3. 7.5.3 デバイス設定手順
      4. 7.5.4 レジスタ マップ
        1. 7.5.4.1 レジスタの詳細説明
  9. 8 アプリケーション情報に関する免責事項
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
    3. 8.3 初期化セットアップ
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 メカニカル データ

7.5.4.1 レジスタの詳細説明

図 7-37 レジスタ 0x00
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0000000リセット
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-9 レジスタ 0x00 のフィールドの説明
ビットフィールドタイプリセット説明
7-10R/W00 を書き込む必要があります。
0リセットR/W0このビットは、すべての内部レジスタをデフォルト値にリセットして、0 にセルフ クリアします。
図 7-38 レジスタ 0x07
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IF_MAPPER_SEL0IF_SEL_ENIF_MODE_SEL
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-10 レジスタ 0x07 のフィールドの説明
ビットフィールドタイプリセット説明
7-5IF_MAPPER_SELR/W000必要なインターフェイス モードに基づいて、適切なビット マッピングを選択します。各モードのビット マッピングについては、セクション 7.3.4.5で説明されています。各インターフェイス モードのデフォルト ビット マッピングは、内部ヒューズからロードされ、ヒューズ ロード シーケンスも必要です (表 7-15を参照)。このフィールドは、ヒューズ ロード シーケンスの前に設定する必要があります。001: 2 線式、18 ビット、14 ビットのビット マッピング。
010: 2線式、16 ビットのビット マッピング。
011: 1 線式のビット マッピング。
100: 1/2 ワイヤのビットマッピング。
40R/W00 を書き込む必要があります。
3IF_SEL_ENR/W0出力インターフェイス モードの選択をイネーブルにします。0: インターフェイス モードの選択がディセーブルです。
1: インターフェイス モードの選択がイネーブルになっています。
2-0IF_MODE_SELR/W000目的の出力インターフェイス モード (2 線式、1 線式、1/2 線式) を選択します。この設定を有効にするには、IF_SEL_ENを1に設定する必要があります。011: インターフェイス モードが 2 線式に設定されています。
100: インターフェイス モードが 1 線式に設定されています。
101: インターフェイス モードが 1/2 線式に設定されています。
図 7-39 レジスタ 0x08
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00000PDN_APDN_BPDN_
GLOBAL
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-11 レジスタ 0x08 のフィールドの説明
ビットフィールドタイプリセット説明
7-30R/W00 を書き込む必要があります。
2PDN_AR/W0ADC チャネル A のパワー ダウン。 0: ADC A が有効になります。
1: ADC A がパワーダウンします。
1PDN_BR/W0ADC B のパワーダウン。0: ADC デシメータが有効になります。
1：ADC B がパワーダウンします。
0PDN_GLOBALR/W0デバイス グローバル パワーダウン。0: デバイスはイネーブルです。
1: デバイスがパワーダウンします。
図 7-40 レジスタ 0x09
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0000PDN_DA1PDN_DA0PDN_DB1PDN_DB0
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-12 レジスタ 0x09 のフィールドの説明
ビットフィールドタイプリセット説明
7-40R/W00 を書き込む必要があります。
3PDN_DA1R/W0レーン A1 パワーダウン制御。このレーンは、1 線式および 1/2 線式インターフェイス モードでは自動的に電源がオフになることはありません。0: レーン A1 が有効です。
1: レーン A1 がパワーダウンします。
2PDN_DA0R/W0レーン A0 パワーダウン制御。0：レーン A0 が有効化されます。
1：レーン A0 がパワーダウンします。
1PDN_DB1R/W0レーン B1 パワーダウン制御。このレーンは、1 線式および 1/2 線式インターフェイス モードでは自動的に電源がオフになることはありません。0: レーン B1 が有効です。
1: レーン B1 がパワーダウンします。
0PDN_DB0R/W0レーン B0 パワーダウン制御。このレーンは、1/2 線式インターフェイス モードでは自動的にパワーダウンされません。0：レーン B0 を有効にします。
1：レーン B0 をパワーダン。
図 7-41 レジスタ 0x0E
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SYNC_
PIN_EN		SPI_SYNC_
VAL		SYNC_SRC_
SEL		0CTRL_MODEREF_SELSE_CLK_EN
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-13 レジスタ 0x0E のフィールドの説明
ビットフィールドタイプリセット説明
7SYNC_PIN_ENR/W0PDN/SYNC ピンは、2 つの用途を持つデュアル パーパス ピンです。0：PDN/SYNC ピンが、グローバル パワーダウン制御ピンとして構成されています。
1：PDN/SYNC ピンが SYNC ピンとして構成されています。
6SPI_SYNC_VALR/W0SYNC_SRC_SEL がセットされている場合、内部 SYNC の状態を設定します。SYNC シーケンスを発行するには、SPI_SYNC_VAL をトグルする必要があります。自動的に 0 にリセットされません。0：内部 SYNC 状態が 0 に設定されます (通常動作)。
1：内部 SYNC 状態が 1 に設定されます (SYNC シーケンスを開始します)。
5SYNC_SRC_SELR/W0デバイスの SYNC ソースを選択します。0：PDN/SYNC ピンからの内部 SYNC 状態。
1：SPI_SYNC_VAL フィールドからの SYNC 内部状態。
40R/W00 を書き込む必要があります。
3CTRL_MODER/W0ADC リファレンス モードとサンプル クロック タイプを CTRL ピンで設定するか、REF_SEL および SE_CLK_EN フィールドに基づいて選択します。0：CTRL ピンは ADC リファレンス モードとサンプル クロック入力タイプを制御します。
1：REF_SEL および SE_CLK_EN フィールドは、それぞれ ADC リファレンス モードおよびサンプリング クロック タイプを制御します。
2-1REF_SELR/W00SPI を使用して ADC リファレンス モードを選択します。この設定を有効にするには、CTRL_MODE を 1 に設定する必要があります。00：ADC リファレンスとして 1.6V 内部リファレンスを使用します。
10：ADC リファレンスを外部から供給されます。
0SE_CLK_ENR/W0ADC サンプリング クロック入力タイプを選択します。この設定を有効にするには、CTRL_MODE を 1 に設定する必要があります。0：ADC サンプリング クロック入力を差動入力として構成します。
1：ADC サンプリング クロック入力をシングルエンド入力として構成します。
図 7-42 レジスタ 0x11
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00000DLL_PDN00
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-14 レジスタ 0x11 のフィールドの説明
ビットフィールドタイプリセット説明
7-30R/W00 を書き込む必要があります。
2DLL_PDNR/W0内部 DLL のパワーダウン状態を選択します。セクション 7.3.2.2 を参照してください。
1-00R/W00 を書き込む必要があります。
図 7-43 レジスタ 0x13
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000000FUSE_LD
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-15 レジスタ 0x13 のフィールドの説明
ビットフィールドタイプリセット説明
7-10R/W00 を書き込む必要があります。
0FUSE_LDR/W0内部ヒューズ負荷制御。1 に設定し、約 1ms 待機し、0 に設定すると、インターフェイス モード設定に基づいてデバイス構成がロードされます。
図 7-44 レジスタ 0x14/15/16
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PAT_DATA[7:0]
PAT_DATA[15:8]
TP1_MODETP0_MODEPAT_DATA[17:16]
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-16 レジスタ 0x14/15/16 のフィールドの説明
ビットフィールドタイプリセット説明
7-5TP1_MODER/W0000x16 に配置されています。テスト パターン 1 のモードを選択します (ADC B のデフォルト データ パス)。000：テスト パターンが無効化されます (通常出力モード)。
010：ランプ パターン モードで、PAT_DATA はランプ パターンの増分サイズを設定します。
011：コンスタント パターン モード。ここで、PAT_DATA[17:0] は MSB 整列定数パターンです。
4-2TP0_MODER/W0000x16 に配置されています。テスト パターン 0 (ADC A のデフォルト データ パス) のモードを選択します。000：テスト パターンが無効化されます (通常出力モード)。
010：ランプ パターン モードで、PAT_DATA はランプ パターンの増分サイズを設定します。
011：コンスタント パターン モード。ここで、PAT_DATA[17:0] は MSB 整列定数パターンです。
1-0、7-0、7-0PAT_DATA[17:0]R/W0PAT_DATA[17:0] は次の 3 つのレジスタに分割されます：0x16 で [17:16]、0x15 で [15:8]、0x14 で [7:0]。PAT_DATA：
  • テスト パターン モードが定数パターンに設定されている場合に定数パターンとして使用されます。
  • ランプ パターンにテスト パターン モードが設定されている場合、ランプ パターンのステップ サイズとして使用されます。
図 7-45 レジスタ 0x19
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FCLK_SRC00FCLK_DIV000TOG_FCLK
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-17 レジスタ 0x19 のフィールドの説明
ビットフィールドタイプリセット説明
7FCLK_SRCR/W0FCLK 信号ソースを選択します。表 7-18 を参照してください。
6-50R/W00 を書き込む必要があります。
4FCLK_DIVR/W0FCLK 分周器設定を選択します。表 7-18 を参照してください。
3-10R/W00 を書き込む必要があります。
0TOG_FCLKR/W0FCLKトグル設定を選択します。表 7-18 を参照してください。
表 7-18 デバイス モードに基づく FCLK 設定
モードインターフェイス モードFCLK_SRCFCLK_DIVTOG_FCLK
DSP 機能はディセーブル/実数デシメーション2 線式010
1 線式000
1/2 線式000
複素デシメーション2 線式100
1 線式100
1/2 線式001
図 7-46 レジスタ 0x1A
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0HALF_
SWING_EN		000000
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-19 レジスタ 0x1A のフィールドの説明
ビットフィールドタイプリセット説明
70R/W00 を書き込む必要があります。
6HALF_SWING_ENR/W0このビットは、LVDS 出力スイングを削減します。
5-00R/W00 を書き込む必要があります。
図 7-47 レジスタ 0x1B
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RES_SEL_EN20B_ENRES_SEL000
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-20 レジスタ 0x1B のフィールドの説明
ビットフィールドタイプリセット説明
7RES_SEL_ENR/W0解像度選択ブロックが有効になっているかどうかを選択します。出力分解能を 20 ビットに設定するには、分解能選択ブロックは必要ありません。0: 解像度選択ブロックが無効になっています。
1:分解能選択ブロックが有効になります。
620B_ENR/W020 ビットの出力分解能モードを制御。0：20 ビットの出力分解能モードはディセーブルになります。
1：20 ビット出力分解能モードが有効になりました。
5-3RES_SELR/W010出力解像度を選択します。DSP 機能が無効化されている場合、この設定を有効にするには RES_SEL_EN を 1 に設定する必要があります。000：出力分解能は 18 ビットに設定されます。
001：出力分解能は 16 ビットに設定されます。
010：出力分解能は 14 ビットに設定されます。
2-00R/W00 を書き込む必要があります。
表 7-21 モードに基づく出力分解能の設定
モードRES_SEL_ENRES_SEL
DSP 機能が無効1000：出力分解能は 18 ビットに設定されます。
001：出力分解能は 16 ビットに設定されます。
010：出力分解能は 14 ビットに設定されます。
実数デシメーション0
複素デシメーション0
図 7-48 レジスタ 0x1E
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0000LVDS_DATA_DELLVDS_DCLK_DEL
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-22 レジスタ 0x1E のフィールドの説明
ビットフィールドタイプリセット説明
7-40R/W00 を書き込む必要があります
3-2LVDS_DATA_DELR/W00データ レーンでの制御遅延。00：遅延なし (通常モード)。
01: データ レーンが 50ps 先行。
10: データ レーンが 50ps 遅延。
11: データ レーンが 100ps 遅延し。
1-0LVDS_DCLK_DELR/W00インターフェイス データ クロックの制御遅延。00：遅延なし (通常モード)。
01：DCLK が 50ps 先行。
10：DCLK が 50ps 遅延。
11：DCLK が 100ps 遅延。
図 7-49 レジスタ 0x20/21/22
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FCLK_PAT[7:0]
FCLK_PAT_[15:8]
0SCR_EN00FCLK_PAT_[19:16]
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-23 レジスタ 0x20/21/22 のフィールドの説明
ビットフィールドタイプリセット説明
6SCR_ENR/W00x22 に配置されています。スクランブラのイネーブル状態を設定します。スクランブラは、2 線式インターフェイス モードでのみ使用します。この設定を有効にするには、DSP_EN を 1 に設定する必要があります。0：出力スクランブラが無効です。
1：出力スクランブラが有効です。
3-0、7-0、7-0FCLK_PAT[19:0]R/W0xFFC00FCLK_PAT は 3 つのレジスタに分割されます。0x22 で [19:16]、0x21 で [15:8]、0x20 で [7:0]。表 7-24 を参照してください。
表 7-24 各種モードでの FCLK パターン
モード出力分解能2 線式1 線式1/2 線式
DSP 機能はディセーブル/実数デシメーション14 ビット0xFFC000xFE0000xFFC00
16 ビット0xFF000
18 ビット0xFF800
20 ビット0xFFC00
複素デシメーション14 ビット0xFFFFF0xFFFFF
16 ビット
18 ビット
20 ビット
図 7-50 レジスタ 0x24
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00AVG_ENDDC_INP_SELDSP_ENDDC_EN0
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-25 レジスタ 0x24 のフィールドの説明
ビットフィールドタイプリセット説明
7-60R/W00 を書き込む必要があります。
5AVG_ENR/W0ADC A と B の出力を平均化する平均化ブロックを制御します。0：平均化ブロックが無効になります。
1：平均化ブロックが有効になります。
4-3DDC_INP_SELR/W0DDC 入力のソースを選択します。この設定を有効にするには、DDC_MUX_EN を 1 に設定する必要があります。00：DDC0 入力として ADC A を出力します。DDC1 入力としての ADC B の出力。
01：ADC A を DDC0 および DDC1 入力として出力します。
10：DDC0 および DDC1 入力として、ADC B を出力します。
11：DDC0 および DDC1 入力として ADC 平均化ブロックを出力します。
2DSP_ENR/W0DSP 機能のデータ パスを有効にします。0：DSP 機能のデータ パスが無効になります。
1：DSP 機能のデータ パスがイネーブルになります。
1DDC_ENR/W0DDC をイネーブルにします。0：DDC はディスエーブルになります。
1：DDC はイネーブルになります。
00R/W00 を書き込む必要があります。
図 7-51 レジスタ 0x25
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DDC_MUX_ENDEC_FACTORDDC_MODE000
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-26 レジスタ 0x25 のフィールドの説明
ビットフィールドタイプリセット説明
7DDC_MUX_ENR/W0DDC_MUX イネーブルを制御します。DDC_INP_SEL を有効化するには、DDC_MUX をイネーブルにする必要があります。0：DDC_MUX がディスエーブルです。
1：DDC_MUX がイネーブルです。
6-4DEC_FACTORR/W000デシメーション係数設定。000：デシメーションはありません
001：2でのデシメーション。
010：4 でのデシメーション。
011：8 でのデシメーション。
100：16でのデシメーション。
101: 32 での実数のデシメーション。
3DDC_MODER/W0DDC モードを使用し、両方のDDCに適用されます。0：DDC モードが複素数デシメーションに設定されます。
1：DDC モードが複素数デシメーションに設定されます。
2-10R/W00 を書き込む必要があります。
図 7-52 レジスタ 0x26
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DDC0_GAINNCO0_RES0DDC1_GAINNCO1_RES0
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-27 レジスタ 0x26 のフィールドの説明
ビットフィールドタイプリセット説明
7-6DDC0_GAINR/W00DDC0 における複素デシメーションによる振幅の低下を補償するために、DDC0 のデジタルゲイン設定を選択します。00: デジタル ゲインを追加しません。
10：6dB のデジタル ゲインを追加します (複素数デシメーション モードでのみ有効します)。
5NCO0_RESR/W0このビットをトグルすると、DDC0 内の NCO0 の位相がリセットされ、現在の FCW0 が NCO の周波数として読み込まれます。この設定は自動的にはクリアされません。
40R/W00 を書き込む必要があります。
3-2DDC0_GAINR/W00DDC1 における複素デシメーションによる振幅の低下を補償するために、DDC1 のデジタルゲイン設定を選択します。00: デジタル ゲインを追加しません。
10：6dB のデジタル ゲインを追加します (複素数デシメーション モードでのみ有効します)。
1NCO1_RESR/W0このビットをトグルすると、DDC1 内の NCO1 の位相がリセットされ、現在の FCW1 が NCO の周波数として読み込まれます。この設定は自動的にはクリアされません。
00R/W00 を書き込む必要があります。
図 7-53 レジスタ 0x27
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000IQ0_ORDERQ0_DEL000
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-28 レジスタ 0x27 のフィールドの説明
ビットフィールドタイプリセット説明
7-50R/W00 を書き込む必要があります。
4IQ0_ORDERR/W0DDC0 の出力において、I と Q の順序を入れ替えます。複素数デシメーションを使用しない場合は 0 に設定します。それ以外の場合は、表 7-29を参照します。
3Q0_DELR/W0これにより、DDC0 の直交出力を 1 サンプルだけ遅延させます。複素数デシメーションを使用しない場合は 0 に設定します。それ以外の場合は、表 7-29を参照します。
2-00R/W00 を書き込む必要があります
表 7-29 複素数デシメーションの IQ_ORDER および Q_DEL レジスタ設定
インターフェイス モードIQ_ORDERQ_DEL
2 線式10
1 線式01
1/2 線式11
図 7-54 レジスタ 0x2A/B/C/D
76543210
FCW0[7:0]
FCW0[15:8]
FCW0[23:16]
FCW0[31:24]
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-30 レジスタ 0x2A/2B/2C/2D のフィールドの説明
ビットフィールドタイプリセット説明
FCW0[31:0]R/W0NCO0 の FCW は 4 つのレジスタに分割されます。[31:24] は 0x2D に、[23:16] は 0x2C に、[15:8] は 0x2B に、そして [7:0] は 0x2A に格納。
図 7-55 レジスタ 0x2E
76543210
000IQ1_ORDERQ1_DEL000
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-31 レジスタ 0x2E のフィールドの説明
ビットフィールドタイプリセット説明
7-50R/W00 を書き込む必要があります
4IQ1_ORDERR/W0DDC1 の出力において、I と Q の順序を入れ替えます。複素数デシメーションを使用しない場合は 0 に設定します。それ以外の場合は、表 7-29を参照します。
3Q1_DELR/W0これにより、DDC1 の直交出力を 1 サンプルだけ遅延させます。複素数デシメーションを使用しない場合は 0 に設定します。それ以外の場合は、表 7-29を参照します。
2-00R/W00 を書き込む必要があります。
図 7-56 レジスタ0x31/32/33/34
76543210
FCW1[7:0]
FCW1[15:8]
FCW1[23:16]
FCW1[31:24]
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-32 レジスタ 0x31/32/33/34 のフィールドの説明
ビットフィールドタイプリセット説明
FCW1[31:0]R/W0NCO1 の FCW は 4 つのレジスタに分割されます。[31:24] は 0x34 に、[23:16] は 0x33 に、[15:8] は 0x32 に、そして [7:0] は 0x31 に格納。
図 7-57 レジスタ 0x39..0x60
76543210
BIT_MAPPER_A
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-33 レジスタ 0x39..0x60 のフィールドの説明
ビットフィールドタイプリセット説明
BIT_MAPPER_AR/W0「セクション 7.3.4.5」を参照してください。
図 7-58 レジスタ 0x61..0x88
76543210
BIT_MAPPER_B
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-34 レジスタ 0x61..0x88 のフィールドの説明
ビットフィールドタイプリセット説明
7-0BIT_MAPPER_BR/W0「セクション 7.3.4.5」を参照してください。
図 7-59 レジスタ 0x8F
76543210
000000FORMAT_A0
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-35 レジスタ 0x8F のフィールドの説明
ビットフィールドタイプリセット説明
7-20R/W00 を書き込む必要があります
1FORMAT_AR/W0チャネル A データ パスの出力データ フォーマットを設定します。この設定を有効にするには、DSP_EN を 1 に設定する必要があります。0：出力データ形式は 2 の補数です。
1：出力データ形式はオフセット バイナリです。
00R/W00 を書き込む必要があります
図 7-60 レジスタ 0x92
76543210
000000FORMAT_B0
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-36 レジスタ 0x92 のフィールドの説明
ビットフィールドタイプリセット説明
7-20R/W00 を書き込む必要があります
1FORMAT_BR/W0チャネル B データパスの出力データ フォーマットを設定します。この設定を有効にするには、DSP_EN を 1 に設定する必要があります。0：出力データ形式は 2 の補数です。
1：出力データ形式はオフセット バイナリです。
00R/W00 を書き込む必要があります
表 7-37 レジスタ 0x244
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00DCLKIN_VCM00000
R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0R/W-0
表 7-38 レジスタ 0x244 のフィールドの説明
ビットフィールドタイプリセット説明
7-60R/W00 を書き込む必要があります。
5DCLKIN_VCMR/W0このビットは、DCLKIN の同相ソースを設定します。0：DCLKIN の同相モードは外部から供給されます。
1：DCLKIN は内部で 1.2V の同相電圧にバイアスされています。
4-00R/W00 を書き込む必要があります。