JAJSVW8A December   2024  – April 2025 ADC3664-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 アナログ入力帯域幅
        2. 7.3.1.2 アナログ フロント エンド設計
          1. 7.3.1.2.1 サンプリング グリッチ フィルタ
          2. 7.3.1.2.2 AC 結合
          3. 7.3.1.2.3 DC 結合
      2. 7.3.2 クロック入力
        1. 7.3.2.1 差動クロック入力とシングルエンド クロック入力の比較
        2. 7.3.2.2 信号アクイジション時間の調整
      3. 7.3.3 電圧リファレンス
        1. 7.3.3.1 内部基準電圧
        2. 7.3.3.2 外部電圧リファレンス
      4. 7.3.4 デジタル データ パスおよびインターフェイス
        1. 7.3.4.1 データ パスの概要
        2. 7.3.4.2 デジタル インターフェイス
        3. 7.3.4.3 DCLKIN
        4. 7.3.4.4 出力スクランブラ
        5. 7.3.4.5 出力ビット マッパー
          1. 7.3.4.5.1 2 線式モード
          2. 7.3.4.5.2 1 線式モード
          3. 7.3.4.5.3 1/2 線式モード
        6. 7.3.4.6 出力データ フォーマット
        7. 7.3.4.7 テスト・パターン
      5. 7.3.5 デジタル ダウン コンバータ
        1. 7.3.5.1 デシメーション動作
        2. 7.3.5.2 数値制御発振器 (NCO)
        3. 7.3.5.3 デシメーション フィルタ
        4. 7.3.5.4 SYNC
        5. 7.3.5.5 デシメーションを使用した出力データ フォーマット
    4. 7.4 デバイスの機能モード
      1. 7.4.1 低レイテンシ モード
      2. 7.4.2 平均化モード
    5. 7.5 プログラミング
      1. 7.5.1 ピン制御
      2. 7.5.2 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.5.2.1 レジスタ書き込み
        2. 7.5.2.2 レジスタ読み出し
      3. 7.5.3 デバイス設定手順
      4. 7.5.4 レジスタ マップ
        1. 7.5.4.1 レジスタの詳細説明
  9. 8 アプリケーション情報に関する免責事項
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
    3. 8.3 初期化セットアップ
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 メカニカル データ

7.3.4.2 デジタル インターフェイス

表 7-2 は出力解像度とインターフェイス モードに応じて、結果のシリアライゼーション ファクタの概要を示します。出力のシリアル化係数は、インターフェイス モードの設定および分解能に基づいて内部的に調整されます。ただし、インターフェイスの設定にかかわらず、 SLVDS インターフェイスの出力データ レートは最大 1Gbps を超えることはできません。注、DCLKIN 周波数もそれに応じて調整する必要があります。たとえば、2 線式モードで出力分解能を 14 ビットから 16 ビットに変更すると、DCLKIN はFS * 3.5ではなくF S * 4と等しくなります。

出力インターフェイスまたは分解能を変更するプログラミング シーケンスをセクション 7.5.3に示します。

注: 可能であれば、DCLKIN 周波数とサンプル クロック(CLK) 周波数との間で整数比率を設定できるインターフェイス モードをお勧めします。これにより、セクション 7.3.4.3で説明されている DCLKIN から CLK へのタイミング要件を簡単に満たすことができます。
注: ADC3664-SPの SNR が非常に高いため、LVDS 出力が結合して SNR を劣化させる可能性があります。このため、ハーフ スイング LVDS モードにより LVDS 出力スイングを低減し、カップリングを最小限に抑えることができます。可能な場合は、ADC の SNR 劣化を最小限に抑えるため、ハーフスイング (0x1A の D6) をイネーブルします。
表 7-2 デジタル インターフェイス モード
出力分解能 インターフェイス シリアル化係数 FCLK DCLKIN DCLK データ レート
14 ビット 2 線式 7x FS/2 FS* 3.5 FS* 3.5 FS* 7
1 線式 14x FS FS* 7 FS* 7 FS* 14
1/2 線式 28x FS FS* 14 FS* 14 FS* 28
16 ビット 2 線式 8x FS/2 FS* 4 FS* 4 FS* 8
1 線式 16x FS FS* 8 FS* 8 FS* 16
1/2 線式 32x FS FS* 16 FS* 16 FS* 32
18 ビット 2 線式 9x FS/2 FS* 4.5 FS* 4.5 FS* 9
1 線式 18x FS FS* 9 FS* 9 FS* 18
1/2 線式 36x FS FS* 18 FS* 18 FS* 36
20 ビット 2 線式 10x FS/2 FS* 5 FS* 5 FS* 10
1 線式 20x FS FS* 10 FS* 10 FS* 20
1/2 線式 40x FS FS* 20 FS* 20 FS* 40