JAJSVW8A December   2024  – April 2025 ADC3664-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 アナログ入力帯域幅
        2. 7.3.1.2 アナログ フロント エンド設計
          1. 7.3.1.2.1 サンプリング グリッチ フィルタ
          2. 7.3.1.2.2 AC 結合
          3. 7.3.1.2.3 DC 結合
      2. 7.3.2 クロック入力
        1. 7.3.2.1 差動クロック入力とシングルエンド クロック入力の比較
        2. 7.3.2.2 信号アクイジション時間の調整
      3. 7.3.3 電圧リファレンス
        1. 7.3.3.1 内部基準電圧
        2. 7.3.3.2 外部電圧リファレンス
      4. 7.3.4 デジタル データ パスおよびインターフェイス
        1. 7.3.4.1 データ パスの概要
        2. 7.3.4.2 デジタル インターフェイス
        3. 7.3.4.3 DCLKIN
        4. 7.3.4.4 出力スクランブラ
        5. 7.3.4.5 出力ビット マッパー
          1. 7.3.4.5.1 2 線式モード
          2. 7.3.4.5.2 1 線式モード
          3. 7.3.4.5.3 1/2 線式モード
        6. 7.3.4.6 出力データ フォーマット
        7. 7.3.4.7 テスト・パターン
      5. 7.3.5 デジタル ダウン コンバータ
        1. 7.3.5.1 デシメーション動作
        2. 7.3.5.2 数値制御発振器 (NCO)
        3. 7.3.5.3 デシメーション フィルタ
        4. 7.3.5.4 SYNC
        5. 7.3.5.5 デシメーションを使用した出力データ フォーマット
    4. 7.4 デバイスの機能モード
      1. 7.4.1 低レイテンシ モード
      2. 7.4.2 平均化モード
    5. 7.5 プログラミング
      1. 7.5.1 ピン制御
      2. 7.5.2 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.5.2.1 レジスタ書き込み
        2. 7.5.2.2 レジスタ読み出し
      3. 7.5.3 デバイス設定手順
      4. 7.5.4 レジスタ マップ
        1. 7.5.4.1 レジスタの詳細説明
  9. 8 アプリケーション情報に関する免責事項
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
    3. 8.3 初期化セットアップ
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 メカニカル データ
7.3.4.5.1 2 線式モード

2 線式モードでは、表 7-3の現在のサンプルと以前のサンプル列の両方が使用されます。さらに、表 7-3の現在および以前のサンプルの各BIT_ID は、それぞれのレーンのビットの位置を示す特定のアドレスにマッピングする必要があります。アドレス空間の順序は、14 ビット/ 18 ビットの分解能と、16 ビット/ 20 ビットの分解能とで異なります。ビット マッパーのアドレス空間もレーンごとに異なります。

注: 分解能によっては、サンプル間に未使用のアドレスがある場合があり、スキップできます。たとえば、18 ビットの分解能から 14 ビットに変更する場合、各レーンに対応する下位 2 ビット (LSB) のアドレスは無視することができます。

各分解能設定とレーンのビット位置に対応するレジスタ アドレスを、図 7-13および図 7-14に示します。各アドレスに表示されるデフォルト値は、ADC3664-SPを 2 線式インターフェイス モードに構成した後のものです。

ADC3664-SP 2 線式、14 ビット/ 18 ビットのデフォルトのビット マッピング図 7-13 2 線式、14 ビット/ 18 ビットのデフォルトのビット マッピング
ADC3664-SP 2 線式、16 ビット/ 20 ビットのデフォルトのビット マッピング図 7-14 2 線式、16 ビット/ 20 ビットのデフォルトのビット マッピング

図 7-15に、16 ビットのスクランブル出力をサポートするようにビット マッパーを構成する方法を示します。ビット マッパーは、サンプルの上側と下側の半分が別々のレーンで送信され、セクション 7.3.4.4で説明されているように、LSB ファーストでビットが送信されるように構成されます。

ADC3664-SP 16 ビット スクランブル出力のビット マッパーの設定例図 7-15 16 ビット スクランブル出力のビット マッパーの設定例