JAJSVW8A December   2024  – April 2025 ADC3664-SP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 - 消費電力
    6. 5.6 電気的特性 - DC 仕様
    7. 5.7 電気的特性 - AC 仕様
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力
        1. 7.3.1.1 アナログ入力帯域幅
        2. 7.3.1.2 アナログ フロント エンド設計
          1. 7.3.1.2.1 サンプリング グリッチ フィルタ
          2. 7.3.1.2.2 AC 結合
          3. 7.3.1.2.3 DC 結合
      2. 7.3.2 クロック入力
        1. 7.3.2.1 差動クロック入力とシングルエンド クロック入力の比較
        2. 7.3.2.2 信号アクイジション時間の調整
      3. 7.3.3 電圧リファレンス
        1. 7.3.3.1 内部基準電圧
        2. 7.3.3.2 外部電圧リファレンス
      4. 7.3.4 デジタル データ パスおよびインターフェイス
        1. 7.3.4.1 データ パスの概要
        2. 7.3.4.2 デジタル インターフェイス
        3. 7.3.4.3 DCLKIN
        4. 7.3.4.4 出力スクランブラ
        5. 7.3.4.5 出力ビット マッパー
          1. 7.3.4.5.1 2 線式モード
          2. 7.3.4.5.2 1 線式モード
          3. 7.3.4.5.3 1/2 線式モード
        6. 7.3.4.6 出力データ フォーマット
        7. 7.3.4.7 テスト・パターン
      5. 7.3.5 デジタル ダウン コンバータ
        1. 7.3.5.1 デシメーション動作
        2. 7.3.5.2 数値制御発振器 (NCO)
        3. 7.3.5.3 デシメーション フィルタ
        4. 7.3.5.4 SYNC
        5. 7.3.5.5 デシメーションを使用した出力データ フォーマット
    4. 7.4 デバイスの機能モード
      1. 7.4.1 低レイテンシ モード
      2. 7.4.2 平均化モード
    5. 7.5 プログラミング
      1. 7.5.1 ピン制御
      2. 7.5.2 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 7.5.2.1 レジスタ書き込み
        2. 7.5.2.2 レジスタ読み出し
      3. 7.5.3 デバイス設定手順
      4. 7.5.4 レジスタ マップ
        1. 7.5.4.1 レジスタの詳細説明
  9. 8 アプリケーション情報に関する免責事項
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
    3. 8.3 初期化セットアップ
    4. 8.4 電源に関する推奨事項
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 メカニカル データ

7.3.4.4 出力スクランブラ

ADC3664-SPは、2 線式モードでのみオプションの出力スクランブラ機能を備えています。スクランブラは、DSP 機能 (レジスタ 0x24 の D2) を有効にし、かつスクランブリング (レジスタ 0x22 の D6) を有効にすることで使用可能になります。有効にすると、各サンプルは 2 つの半分に分割されます。サンプル ストリームの各半分は個別にスクランブルされます。たとえば、サンプル ストリームが 18 ビットの解像度である場合、そのストリームは 2 つの部分に分割されます。1 つはビット D17〜D9、もう 1 つは D8〜D0 で構成されます。2 つの半分は独立したスクランブル ブロックに供給され、図 7-11に示すように、各スクランブラの各入力ビット (x[k]) は、前の 2 ビット(y[k-14] と y[k-15]) でXOR 処理されます。これは自己同期スクランブラであるため、スクランブラの起動状態は無視できます。

ADC3664-SP スクランブラとでデスクランブラの動作図 7-11 スクランブラとでデスクランブラの動作
注: 各スクランブラに供給されるサンプル ストリームは、最初にスクランブラ LSB に供給されます。したがって、前の例では、D8〜D0 からなるサンプル ストリームの半分がスクランブラに入力され、まず D0 が x[k] として、次に D1 が x[k+1] として、というように順に処理されます。

正しくデスクランブルするためには、サンプル ストリームの各半分を個別にデスクランブルする必要があります。その後、デスクランブルされたデータを用いて元のサンプルを再構成できます。レシーバ側では、受信したシリアル データ ストリームは、各受信ビット (y[k]) を 2 つ前のビット (y[k-14] および y[k-15]) と XOR 演算することでデスクランブルできます。

注: スクランブラはサンプル ストリームの 2 つの半分 (ハーフ) をそれぞれ見ているため、出力ビット マッパーは、各レーンにサンプルの片方のハーフのみが含まれるように設定する必要があります。

たとえば、2 線式 18 ビット モードでは、1 つのレーンが奇数ビット (D17、D15、D13 など) を、もう 1 つのレーンが偶数ビット (D16、D14、D12 など) を運びます。スクランブリングが有効な場合、ビット マッパーは、1 つのレーンがビット D9〜D17 を、もう 1 つのレーンが D0〜D8 を運ぶように設定する必要があります (それぞれのレーンでは、LSB から順に並ぶ必要があります)。18 ビットのサンプル ストリームをスクランブルするデータ フローの図の例を図 7-12に示します。ここで D17:D0 は D0～D8 と D9～D17 に分割され、それぞれのスクランブラに (LSB ファーストで) 入力されます。S0～S17 はスクランブル後の出力ビットです。

ADC3664-SP 18 ビット スクランブルの例図 7-12 18 ビット スクランブルの例