JAJSXB4 データシート

JAJSXB4A May 2024 – September 2025 DRV8000-Q1

PRODUCTION DATA

8.3 DRV8000-Q1_CTRL レジスタ

DRV8000-Q1_CTRL レジスタのメモリマップされたレジスタを、表 8-48 に示します。表 8-48 にないレジスタオフセットアドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 8-48 DRV8000-Q1_CTRL レジスタ

オフセット	略称	レジスタ名	セクション
29h	IC_CTRL	IC 制御レジスタ。	セクション 8.3.1
2Ah	GD_HB_CTRL	ゲートドライバとハーフブリッジ制御レジスタ。	セクション 8.3.2
2Bh	HS_EC_HEAT_CTRL	ハイサイドドライバ、EC、ヒータドライバの制御レジスタ。	セクション 8.3.3
2Ch	OUT7_PWM_DC	OUT7 PWM デューティサイクル制御レジスタ。	セクション 8.3.4
2Dh	OUT8_PWM_DC	OUT8 PWM デューティサイクル制御レジスタ。	セクション 8.3.5
2Eh	OUT9_PWM_DC	OUT9 PWM デューティサイクル制御レジスタ。	セクション 8.3.6
2Fh	OUT10_PWM_DC	OUT10 PWM デューティサイクル制御レジスタ。	セクション 8.3.7
30h	OUT11_PWM_DC	OUT11 PWM デューティサイクル制御レジスタ。	セクション 8.3.8
31h	OUT12_PWM_DC	OUT12 PWM デューティサイクル制御レジスタ。	セクション 8.3.9

表の小さなセルに収まるように、複雑なビットアクセスタイプを記号で表記しています。表 8-49 に、このセクションでアクセスタイプに使用しているコードを示します。

表 8-49 DRV8000-Q1_CTRL のアクセスタイプコード

アクセスタイプ	コード	説明
読み取りタイプ
R	R	読み出し
書き込みタイプ
W	W	書き込み
リセットまたはデフォルト値
-n		リセット後の値またはデフォルト値

8.3.1 IC_CTRL レジスタ (オフセット = 29h) [リセット = 006Ch]

表 8-50 に、IC_CTRL の詳細を示します。

概略表に戻ります。

構成レジスタまたは制御レジスタをロックまたはロック解除し、エラーをクリアするための制御レジスタ。

表 8-50 IC_CTRL レジスタフィールドの説明

ビット	フィールド	タイプ	リセット	説明
15	予約済み	R/W	0h	予約済み
14	予約済み	R/W	0h	予約済み
13	IPROPI_MODE	R/W	0h	IPROPI/PWM2 ピンのモードを入力モードと出力モードの間で選択します。 0b = 出力（IPROPI モード） 1b = 入力（PWM モード）
12-8	IPROPI_SEL	R/W	0h	電流、電圧、温度センス出力間の IPROPI MUX 出力を制御します。 00000b = 出力なし 00001b = OUT1 電流センス出力 00010b = OUT2 電流センス出力 00011b = OUT3 電流センス出力 00100b = OUT4 電流センス出力 00101b = OUT5 電流センス出力 00110b = OUT6 電流センス出力 00111b = OUT7 電流センス出力 01000b = OUT8 電流センス出力 01001b = OUT9 電流センス出力 01010b = OUT10 電流センス出力 01011b = OUT11 電流センス出力 01100b = OUT12電流センス出力 01101b = 予約済み。 01110b = 予約済み。 01111b = 予約済み。 10000b = VPVDD センス公称範囲 (5V ～ 22V) 10001b = サーマルクラスタ 1 出力 10010b = サーマルクラスタ 2 出力 10011b = サーマルクラスタ 3 出力 10100b = サーマルクラスタ 4 出力 10101b = VPVDD センス高範囲 (20V ～ 32V)
7-5	CTRL_LOCK	R/W	3h	制御レジスタのロックとロック解除。一覧にないビット設定は無効です。 011b = すべての制御レジスタをロック解除します。 110b = IC_CTRL レジスタ以外の追加の書き込みを無視することで、制御レジスタをロックします。
4-2	CNFG_LOCK	R/W	3h	構成レジスタのロックおよびロック解除。一覧にないビット設定は無効です。 011b = すべての構成レジスタをロック解除します。 110b = 追加の書き込みを無視することで、構成レジスタをロックします。
1	WD_RST	R/W	0h	ウォッチドッグの再起動。電源投入後のデフォルトは 0b です。このビットを反転して、ウォッチドッグタイマを再開します。書き込むと、このビットは新しい反転値を反映します。
0	CLR_FLT	R/W	0h	ラッチされた障害状態情報をクリア。 0b = デフォルト状態。 1b = 障害がクリアされ、完了後 0b にリセットされます。また、SPI 故障およびウォッチドッグ故障ステータスもクリアされます。

8.3.2 GD_HB_CTRL レジスタ (オフセット = 2Ah) [リセット = 0000h]

GD_HB_CTRL を表 8-51 に示します。

概略表に戻ります。

ゲートドライバとハーフブリッジ出力制御レジスタ。

表 8-51 GD_HB_CTRL レジスタフィールドの説明

ビット	フィールド	タイプ	リセット	説明
15	S_HIZ2	R/W	0h	ゲートドライバ 2 ハイインピーダンス制御ビット。ハーフブリッジ入力制御モードでのみアクティブ。 0b = 出力は GD_IN2 信号に追従します。 1b = ゲートドライバの ISTRONG プルダウンが有効になります。ハーフブリッジ 2 Hi-Z
14	S_HIZ1	R/W	0h	ゲートドライバ 1 ハイインピーダンス制御ビット。ハーフブリッジ入力制御モードでのみアクティブ。 0b = 出力は GD_IN1 信号に追従します。 1b = ゲートドライバの ISTRONG プルダウンが有効になります。ハーフブリッジ 1 Hi-Z
13	S_IN2	R/W	0h	GD_IN2 入力ピン信号に対するレジスタ制御ビット。 IN2_MODE ビットによりイネーブル。
12	S_IN1	R/W	0h	GD_IN1 入力ピン信号に対するレジスタ制御ビット。 IN1_MODE ビットによりイネーブル。
11-10	OUT6_CTRL	R/W	0h	ハーフブリッジ出力 6 制御機能を内蔵。 00b = オフ 01b = HS オン 10b = LS オン 11b = RSVD
9-8	OUT5_CTRL	R/W	0h	ハーフブリッジ出力 5 制御機能を内蔵。 00b = オフ 01b = HS オン 10b = LS オン 11b = RSVD
7-6	OUT4_CTRL	R/W	0h	ハーフブリッジ出力 4 制御機能を内蔵。 00b = オフ 01b = HS オン 10b = LS オン 11b = RSVD
5-4	OUT3_CTRL	R/W	0h	ハーフブリッジ出力 3 制御機能を内蔵。 00b = オフ 01b = HS オン 10b = LS オン 11b = RSVD
3-2	OUT2_CTRL	R/W	0h	ハーフブリッジ出力 2 制御機能を内蔵。 00b = オフ 01b = HS オン 10b = LS オン 11b = RSVD
1-0	OUT1_CTRL	R/W	0h	ハーフブリッジ出力 1 制御機能を内蔵。 00b = オフ 01b = HS オン 10b = LS オン 11b = RSVD

8.3.3 HS_EC_HEAT_CTRL レジスタ (オフセット = 2Bh) [リセット = 0000h]

HS_EC_HEAT_CTRL を表 8-52 に示します。

概略表に戻ります。

ハイサイドドライバ、EC、ヒータドライバの出力制御レジスタ。

表 8-52 HS_EC_HEAT_CTRL レジスタフィールドの説明

ビット	フィールド	タイプ	リセット	説明
15	ECFB_LS_EN	R/W	0h	ECFB 上の LS MOSFET で EC 放電を可能にしながら、EC 規制を有効にします。
14	EC_ON	R/W	0h	EC 出力をイネーブルにします。
13-8	EC_V_TAR	R/W	0h	ECFB の目標電圧を制御するための 6 ビットの分解能。0V ~ ECFB の最大値（1.2 または 1.5V）。
7	HEAT_EN	R/W	0h	ヒータ出力をイネーブルにします。
6	予約済み	R/W	0h	予約済み
5	OUT12_EN	R/W	0h	ハイサイドドライバ 12 をイネーブルにします。
4	OUT11_EN	R/W	0h	ハイサイドドライバ 11 をイネーブルにします。
3	OUT10_EN	R/W	0h	ハイサイドドライバ 10 をイネーブルにします。
2	OUT9_EN	R/W	0h	ハイサイドドライバ 9 をイネーブルにします。
1	OUT8_EN	R/W	0h	ハイサイドドライバ 8 をイネーブルにします。
0	OUT7_EN	R/W	0h	ハイサイドドライバ 7 をイネーブルにします。

8.3.4 OUT7_PWM_DC レジスタ (オフセット = 2Ch) [リセット = 0000h]

OUT7_PWM_DC を表 8-53 に示します。

概略表に戻ります。

ハイサイドドライバ 7 用の 10 ビットデューティサイクル制御。

表 8-53 OUT7_PWM_DC レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
15	予約済み	R/W	0h	予約済み
14	予約済み	R/W	0h	予約済み
13	予約済み	R/W	0h	予約済み
12	予約済み	R/W	0h	予約済み
11	予約済み	R/W	0h	予約済み
10	予約済み	R/W	0h	予約済み
9-0	OUT7_DC	R/W	0h	ハイサイドドライバ 7 用 PWM ジェネレータのデューティサイクルを 10 ビット分解能で制御でき、最大値は 1022 です。

8.3.5 OUT8_PWM_DC レジスタ (オフセット = 2Dh) [リセット = 0000h]

OUT8_PWM_DC を表 8-54 に示します。

概略表に戻ります。

ハイサイドドライバ 8 用の 10 ビットデューティサイクル制御。

表 8-54 OUT8_PWM_DC レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
15	予約済み	R/W	0h	予約済み
14	予約済み	R/W	0h	予約済み
13	予約済み	R/W	0h	予約済み
12	予約済み	R/W	0h	予約済み
11	予約済み	R/W	0h	予約済み
10	予約済み	R/W	0h	予約済み
9-0	OUT8_DC	R/W	0h	ハイサイドドライバ 8 用 PWM ジェネレータのデューティサイクルを 10 ビット分解能で制御でき、最大値は 1022 です。

8.3.6 OUT9_PWM_DC レジスタ (オフセット = 2Eh) [リセット = 0000h]

OUT9_PWM_DC を表 8-55 に示します。

概略表に戻ります。

ハイサイドドライバ 9 用の 10 ビットデューティサイクル制御。

表 8-55 OUT9_PWM_DC レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
15	予約済み	R/W	0h	予約済み
14	予約済み	R/W	0h	予約済み
13	予約済み	R/W	0h	予約済み
12	予約済み	R/W	0h	予約済み
11	予約済み	R/W	0h	予約済み
10	予約済み	R/W	0h	予約済み
9-0	OUT9_DC	R/W	0h	ハイサイドドライバ 9 用 PWM ジェネレータのデューティサイクルを 10 ビット分解能で制御でき、最大値は 1022 です。

8.3.7 OUT10_PWM_DC レジスタ (オフセット = 2Fh) [リセット = 0000h]

OUT10_PWM_DC を表 8-56 に示します。

概略表に戻ります。

ハイサイドドライバ 10 用の 10 ビットデューティサイクル制御。

表 8-56 OUT10_PWM_DC レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
15	予約済み	R/W	0h	予約済み
14	予約済み	R/W	0h	予約済み
13	予約済み	R/W	0h	予約済み
12	予約済み	R/W	0h	予約済み
11	予約済み	R/W	0h	予約済み
10	予約済み	R/W	0h	予約済み
9-0	OUT10_DC	R/W	0h	ハイサイドドライバ 10 用 PWM ジェネレータのデューティサイクルを 10 ビット分解能で制御でき、最大値は 1022 です。

8.3.8 OUT11_PWM_DC レジスタ (オフセット = 30h) [リセット = 0000h]

OUT11_PWM_DC を表 8-57 に示します。

概略表に戻ります。

ハイサイドドライバ 11 用の 10 ビットデューティサイクル制御。

表 8-57 OUT11_PWM_DC レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
15	予約済み	R/W	0h	予約済み
14	予約済み	R/W	0h	予約済み
13	予約済み	R/W	0h	予約済み
12	予約済み	R/W	0h	予約済み
11	予約済み	R/W	0h	予約済み
10	予約済み	R/W	0h	予約済み
9-0	OUT11_DC	R/W	0h	ハイサイドドライバ 11 用 PWM ジェネレータのデューティサイクルを 10 ビット分解能で制御でき、最大値は 1022 です。

8.3.9 OUT12_PWM_DC レジスタ (オフセット = 31h) [リセット = 0000h]

OUT12_PWM_DC を表 8-58 に示します。

概略表に戻ります。

ハイサイドドライバ 12 用の 10 ビットデューティサイクル制御。

表 8-58 OUT12_PWM_DC レジスタのフィールドの説明

ビット	フィールド	タイプ	リセット	説明
15	予約済み	R/W	0h	予約済み
14	予約済み	R/W	0h	予約済み
13	予約済み	R/W	0h	予約済み
12	予約済み	R/W	0h	予約済み
11	予約済み	R/W	0h	予約済み
10	予約済み	R/W	0h	予約済み
9-0	OUT12_DC	R/W	0h	ハイサイドドライバ 12 用 PWM ジェネレータのデューティサイクルを 10 ビット分解能で制御でき、最大値は 1022 です。