ホーム マイコン (MCU) / プロセッサ マイクロプロセッサ / DSP マルチメディア / 産業用ネットワーク SoC
ホーム
マイコン (MCU) / プロセッサ
マイクロプロセッサ / DSP
マルチメディア / 産業用ネットワーク SoC

AM5K2E04

アクティブ

Sitara プロセッサ：クワッド Arm Cortex-A15

ご注文はこちら
データシート

AM5K2E04

アクティブ
データシート ご注文はこちら

製品詳細

CPU 4 Arm Cortex-A15 Frequency (MHz) 1250, 1400 Protocols Ethernet PCIe 4 PCIe Gen 2 Hardware accelerators Packet Accelerator, Security Accelerator Features Networking Operating system Linux, RTOS Rating Catalog Operating temperature range (°C) -40 to 100
CPU 4 Arm Cortex-A15 Frequency (MHz) 1250, 1400 Protocols Ethernet PCIe 4 PCIe Gen 2 Hardware accelerators Packet Accelerator, Security Accelerator Features Networking Operating system Linux, RTOS Rating Catalog Operating temperature range (°C) -40 to 100
FCBGA (ABD) 1089 729 mm² (27 mm × 27 mm)
  • ARM® Cortex®-A15 MPCore™ CorePac
    • Up to Four ARM Cortex-A15 Processor Cores at
      up to 1.4-GHz
    • 4MB L2 Cache Memory Shared by all Cortex-
      A15 Processor Cores
    • Full Implementation of ARMv7-A Architecture
      Instruction Set
    • 32KB L1 Instruction and Data Caches per Core
    • AMBA 4.0 AXI Coherency Extension (ACE)
      Master Port, Connected to MSMC (Multicore
      Shared Memory Controller) for Low Latency
      Access to SRAM and DDR3
  • Multicore Shared Memory Controller (MSMC)
    • 2 MB SRAM Memory for ARM CorePac
    • Memory Protection Unit for Both SRAM and
      DDR3_EMIF
  • Multicore Navigator
    • 8k Multi-Purpose Hardware Queues with Queue
      Manager
    • One Packet-Based DMA Engine for Zero-
      Overhead Transfers
  • Network Coprocessor
    • Packet Accelerator Enables Support for
      • Transport Plane IPsec, GTP-U, SCTP,
        PDCP
      • L2 User Plane PDCP (RoHC, Air Ciphering)
      • 1 Gbps Wire Speed Throughput at 1.5
        MPackets Per Second
    • Security Accelerator Engine Enables Support for
      • IPSec, SRTP, 3GPP and WiMAX Air
        Interface, and SSL/TLS Security
      • ECB, CBC, CTR, F8, A5/3, CCM, GCM,
        HMAC, CMAC, GMAC, AES, DES, 3DES,
        Kasumi, SNOW 3G, SHA-1, SHA-2 (256-bit
        Hash), MD5
      • Up to 6.4 Gbps IPSec and 3 Gbps Air
        Ciphering
    • Ethernet Subsystem
      • Eight SGMII Ports with Wire Rate Switching
      • IEEE1588 v2 (with Annex D/E/F) Support
      • 8 Gbps Total Ingress/Egress Ethernet BW
        from Core
      • Audio/Video Bridging (802.1Qav/D6.0)
      • QOS Capability
      • DSCP Priority Mapping
  • Peripherals
    • Two PCIe Gen2 Controllers with Support for
      • Two Lanes per Controller
      • Supports Up to 5 GBaud
    • One HyperLink
      • Supports Connections to Other KeyStone Architecture
        Devices Providing Resource
        Scalability
      • Supports Up to 50 GBaud
    • 10-Gigabit Ethernet (10-GbE) Switch Subsystem
      • Two SGMII/XFI Ports with Wire Rate
        Switching and MACSEC Support
      • IEEE1588 v2 (with Annex D/E/F) Support
    • One 72-Bit DDR3/DDR3L Interface with Speeds Up
      to 1600 MTPS in DDR3 Mode
    • EMIF16 Interface
    • Two USB 2.0/3.0 Controllers
    • USIM Interface
    • Two UART Interfaces
    • Three I2C Interfaces
    • 32 GPIO Pins
    • Three SPI Interfaces
    • One TSIP
      • Support 1024 DS0s
      • Support 2 Lanes at 32.768/16.3848.192
        Mbps Per Lane
  • System Resources
    • Three On-Chip PLLs
    • SmartReflex Automatic Voltage Scaling
    • Semaphore Module
    • Twelve 64-Bit Timers
    • Five Enhanced Direct Memory Access (EDMA)
      Modules
  • Commercial Case Temperature:
    • 0°C to 85°C
  • Extended Case Temperature:
    • –40°C to 100°C
  • ARM® Cortex®-A15 MPCore™ CorePac
    • Up to Four ARM Cortex-A15 Processor Cores at
      up to 1.4-GHz
    • 4MB L2 Cache Memory Shared by all Cortex-
      A15 Processor Cores
    • Full Implementation of ARMv7-A Architecture
      Instruction Set
    • 32KB L1 Instruction and Data Caches per Core
    • AMBA 4.0 AXI Coherency Extension (ACE)
      Master Port, Connected to MSMC (Multicore
      Shared Memory Controller) for Low Latency
      Access to SRAM and DDR3
  • Multicore Shared Memory Controller (MSMC)
    • 2 MB SRAM Memory for ARM CorePac
    • Memory Protection Unit for Both SRAM and
      DDR3_EMIF
  • Multicore Navigator
    • 8k Multi-Purpose Hardware Queues with Queue
      Manager
    • One Packet-Based DMA Engine for Zero-
      Overhead Transfers
  • Network Coprocessor
    • Packet Accelerator Enables Support for
      • Transport Plane IPsec, GTP-U, SCTP,
        PDCP
      • L2 User Plane PDCP (RoHC, Air Ciphering)
      • 1 Gbps Wire Speed Throughput at 1.5
        MPackets Per Second
    • Security Accelerator Engine Enables Support for
      • IPSec, SRTP, 3GPP and WiMAX Air
        Interface, and SSL/TLS Security
      • ECB, CBC, CTR, F8, A5/3, CCM, GCM,
        HMAC, CMAC, GMAC, AES, DES, 3DES,
        Kasumi, SNOW 3G, SHA-1, SHA-2 (256-bit
        Hash), MD5
      • Up to 6.4 Gbps IPSec and 3 Gbps Air
        Ciphering
    • Ethernet Subsystem
      • Eight SGMII Ports with Wire Rate Switching
      • IEEE1588 v2 (with Annex D/E/F) Support
      • 8 Gbps Total Ingress/Egress Ethernet BW
        from Core
      • Audio/Video Bridging (802.1Qav/D6.0)
      • QOS Capability
      • DSCP Priority Mapping
  • Peripherals
    • Two PCIe Gen2 Controllers with Support for
      • Two Lanes per Controller
      • Supports Up to 5 GBaud
    • One HyperLink
      • Supports Connections to Other KeyStone Architecture
        Devices Providing Resource
        Scalability
      • Supports Up to 50 GBaud
    • 10-Gigabit Ethernet (10-GbE) Switch Subsystem
      • Two SGMII/XFI Ports with Wire Rate
        Switching and MACSEC Support
      • IEEE1588 v2 (with Annex D/E/F) Support
    • One 72-Bit DDR3/DDR3L Interface with Speeds Up
      to 1600 MTPS in DDR3 Mode
    • EMIF16 Interface
    • Two USB 2.0/3.0 Controllers
    • USIM Interface
    • Two UART Interfaces
    • Three I2C Interfaces
    • 32 GPIO Pins
    • Three SPI Interfaces
    • One TSIP
      • Support 1024 DS0s
      • Support 2 Lanes at 32.768/16.3848.192
        Mbps Per Lane
  • System Resources
    • Three On-Chip PLLs
    • SmartReflex Automatic Voltage Scaling
    • Semaphore Module
    • Twelve 64-Bit Timers
    • Five Enhanced Direct Memory Access (EDMA)
      Modules
  • Commercial Case Temperature:
    • 0°C to 85°C
  • Extended Case Temperature:
    • –40°C to 100°C

The AM5K2E0x is a high performance device based on TI’s KeyStone II Multicore SoC Architecture, incorporating the most performance-optimized Cortex-A15 processor dual-core or quad-core CorePac that can run at a core speed of up to 1.4 GHz. TI’s AM5K2E0x device enables a high performance, power-efficient and easy to use platform for developers of a broad range of applications such as enterprise grade networking end equipment, data center networking, avionics and defense, medical imaging, test and automation.

TI’s KeyStone II Architecture provides a programmable platform integrating various subsystems (for example, ARM CorePac (Cortex-A15 Processor Quad Core CorePac), network processing, and uses a queue-based communication system that allows the device resources to operate efficiently and seamlessly. This unique device architecture also includes a TeraNet switch that enables the wide mix of system elements, from programmable cores to high-speed IO, to each operate at maximum efficiency with no blocking or stalling.

The AM5K2E0x KeyStone II device integrates a large amount of on-chip memory. The Cortex-A15 processor cores each have 32KB of L1Data and 32KB of L1 Instruction cache. The up to four Cortex A15 cores in the ARM CorePac share a 4MB L2 Cache. The device also integrates 2MB of Multicore Shared Memory (MSMC) that can be used as a shared L3 SRAM. All L2 and MSMC memories incorporate error detection and error correction. For fast access to external memory, this device includes a 64-bit DDR-3 (72-bit with ECC support) external memory interface (EMIF) running at 1600 MTPS.

The device enables developers to use a variety of development and debugging tools that include GNU GCC, GDB, Open source Linux, Eclipse based debugging environment enabling kernel and user space debugging using a variety of Eclipse plug-ins including TI's industry leading IDE Code Composer Studio.

The AM5K2E0x is a high performance device based on TI’s KeyStone II Multicore SoC Architecture, incorporating the most performance-optimized Cortex-A15 processor dual-core or quad-core CorePac that can run at a core speed of up to 1.4 GHz. TI’s AM5K2E0x device enables a high performance, power-efficient and easy to use platform for developers of a broad range of applications such as enterprise grade networking end equipment, data center networking, avionics and defense, medical imaging, test and automation.

TI’s KeyStone II Architecture provides a programmable platform integrating various subsystems (for example, ARM CorePac (Cortex-A15 Processor Quad Core CorePac), network processing, and uses a queue-based communication system that allows the device resources to operate efficiently and seamlessly. This unique device architecture also includes a TeraNet switch that enables the wide mix of system elements, from programmable cores to high-speed IO, to each operate at maximum efficiency with no blocking or stalling.

The AM5K2E0x KeyStone II device integrates a large amount of on-chip memory. The Cortex-A15 processor cores each have 32KB of L1Data and 32KB of L1 Instruction cache. The up to four Cortex A15 cores in the ARM CorePac share a 4MB L2 Cache. The device also integrates 2MB of Multicore Shared Memory (MSMC) that can be used as a shared L3 SRAM. All L2 and MSMC memories incorporate error detection and error correction. For fast access to external memory, this device includes a 64-bit DDR-3 (72-bit with ECC support) external memory interface (EMIF) running at 1600 MTPS.

The device enables developers to use a variety of development and debugging tools that include GNU GCC, GDB, Open source Linux, Eclipse based debugging environment enabling kernel and user space debugging using a variety of Eclipse plug-ins including TI's industry leading IDE Code Composer Studio.
filter その他の マルチメディア / 産業用ネットワーク SoC を検索
ダウンロード 字幕付きのビデオを表示 ビデオ

技術資料

結果が見つかりませんでした。検索条件をクリアしてから、再度検索を試してください。
54 をすべて表示
上位の文書 タイプ タイトル フォーマットオプション 最新の英語版をダウンロード 日付
* データシート AM5K2E04/02 Multicore ARM KeyStone II System-on-Chip (SoC) データシート (Rev. D) 2015/03/11
* エラッタ AM5K2E04/02 KeyStone SoC Silicon Errata (Silicon Rev 1.0) (Rev. B) 2015/08/20
ユーザー・ガイド ARM Assembly Language Tools v20.2.0.LTS User's Guide (Rev. Z) PDF | HTML 2023/03/30
ユーザー・ガイド ARM Optimizing C/C++ Compiler v20.2.0.LTS User's Guide (Rev. W) PDF | HTML 2023/03/30
アプリケーション・ノート DDR3 Design Requirements for KeyStone Devices (Rev. D) PDF | HTML 2022/07/07
アプリケーション・ノート Using Arm ROM Bootloader on Keystone II Devices PDF | HTML 2019/06/04
アプリケーション・ノート Keystone Multicore Device Family Schematic Checklist PDF | HTML 2019/05/17
アプリケーション・ノート KeyStone II DDR3 interface bring-up PDF | HTML 2019/03/07
ユーザー・ガイド How-To and Troubleshooting Guide for PRU-ICSS PROFIBUS 2018/09/24
ユーザー・ガイド KeyStone II Architecture Universal Serial Bus 3.0 (USB 3.0) (Rev. A) 2017/08/21
アプリケーション・ノート Thermal Design Guide for DSP and Arm Application Processors (Rev. B) 2017/08/14
ユーザー・ガイド Phase-Locked Loop (PLL) for KeyStone Devices User's Guide (Rev. I) 2017/07/26
アプリケーション・ノート Power Consumption Summary for K2E System-on-Chip (SoC) Device Family 2017/06/14
アプリケーション・ノート Clocking Spreadsheet for K2E Device Family 2017/01/26
ユーザー・ガイド Serializer/Deserializer (SerDes) for KeyStone II Devices User Guide (Rev. A) 2016/07/27
アプリケーション・ノート Power Management of KS2 Device (Rev. C) 2016/07/15
アプリケーション・ノート Throughput Performance Guide for KeyStone II Devices (Rev. B) 2015/12/22
アプリケーション・ノート Keystone II DDR3 Debug Guide 2015/10/16
ユーザー・ガイド Enhanced Direct memory Access 3 (EDMA3) for KeyStone Devices User's Guide (Rev. B) PDF | HTML 2015/05/06
ユーザー・ガイド Gigabit Ethernet (GbE) Switch SS for K2E & K2L Devices User's Guide (Rev. A) 2015/04/28
ユーザー・ガイド Multicore Navigator (CPPI) for KeyStone Architecture User's Guide (Rev. H) PDF | HTML 2015/04/09
ユーザー・ガイド DDR3 Memory Controller for KeyStone II Devices User's Guide (Rev. C) 2015/03/27
ホワイト・ペーパー Save power and costs with TI's K2E on-chip networking features 2015/03/25
アプリケーション・ノート Keystone II DDR3 Initialization 2015/01/26
ユーザー・ガイド Power Sleep Controller (PSC) for KeyStone Devices User's Guide (Rev. C) 2014/09/04
ホワイト・ペーパー KeyStone™-II-based processors: 10G Ethernet as an optical interface 2014/08/25
ユーザー・ガイド Security Accelerator 2 (SA2) for K2E and K2L Devices User's Guide 2014/08/19
ユーザー・ガイド Packet Accelerator 2 (PA2) for K2E and K2L Devices User's Guide 2014/08/19
ホワイト・ペーパー Differentiating AM5K2E02 and AM5K2E04 SoCs from Alternate ARM® Cortex®-A15 Devic 2014/08/14
ユーザー・ガイド Network Coprocessor (NETCP) for K2E and K2L Devices User's Guide 2014/08/13
アプリケーション・ノート Hardware Design Guide for KeyStone II Devices 2014/03/24
ユーザー・ガイド PCI Express (PCIe) for KeyStone Devices User's Guide (Rev. D) 2013/09/30
ユーザー・ガイド Debug and Trace for KeyStone II Devices User's Guide 2013/07/26
ユーザー・ガイド ARM Bootloader User Guide for KeyStone II Devices 2013/07/21
ユーザー・ガイド Memory Protection Unit (MPU) for KeyStone Devices User's Guide (Rev. A) 2013/06/28
ユーザー・ガイド HyperLink for KeyStone Devices User's Guide (Rev. C) 2013/05/28
ユーザー・ガイド 10 Gigabit Ethernet Switch Subsystem User Guide for KeyStone II Devices 2013/02/08
ユーザー・ガイド Multicore Shared Memory Controller (MSMC) User Guide for KeyStone II Devices 2012/11/12
製品概要 Industrial Imaging: Applications of the K2H and K2E platforms 2012/11/09
製品概要 Video Infrastructure - Applications of the K2E, K2H platforms 2012/11/09
ユーザー・ガイド ARM CorePac User Guide for KeyStone II Devices 2012/10/31
アプリケーション・ノート Multicore Programming Guide (Rev. B) 2012/08/29
ユーザー・ガイド Serial Peripheral Interface (SPI) for KeyStone Devices User’s Guide (Rev. A) 2012/03/30
ユーザー・ガイド Chip Interrupt Controller (CIC) for KeyStone Devices User's Guide (Rev. A) 2012/03/27
ユーザー・ガイド 64-Bit Timer (Timer64) for KeyStone Devices User's Guide (Rev. A) 2012/03/22
アプリケーション・ノート PCIe Use Cases for KeyStone Devices 2011/12/13
ユーザー・ガイド Inter-Integrated Circuit (I2C) for KeyStone Devices User's Guide 2011/09/02
ユーザー・ガイド External Memory Interface (EMIF16) for KeyStone Devices User's Guide (Rev. A) 2011/05/24
アプリケーション・ノート Optimizing Loops on the C66x DSP 2010/11/09
ユーザー・ガイド General-Purpose Input/Output (GPIO) forKeyStone Devices User's Guide 2010/11/09
アプリケーション・ノート Clocking Design Guide for KeyStone Devices 2010/11/09
ユーザー・ガイド Universal Asynchronous Receiver/Transmitter (UART) for KeyStone Devices UG 2010/11/09
ユーザー・ガイド C66x DSP Cache User's Guide 2010/11/09
ユーザー・ガイド Telecom Serial Interface Port (TSIP) for KeyStone Devices User's Guide 2010/11/09

設計と開発

その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。

開発キット

EVMK2EX — K2E 開発ボード

EVMK2EX はフル機能の開発ツールで、KeyStone II をベースとする 66AK2Exx と AM5K2Exx の各 SoC 向けです。産業用、ミッション クリティカル、ネットワーキングの各アプリケーションに適した汎用組込みコンピューティング システムの開発を今すぐ開始するには、ダブル ワイド AMC フォーム ファクタを採用したこの評価基板をご活用ください。この基板は、シングル 66AK2E05 クワッド コア ARM Cortex-A15 プロセッサと 1 個の C66x DSP を搭載しています。

このキットに付属している包括的なソフトウェアは、Code Composer (...)

サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
デバッグ・プローブ

TMDSEMU200-U — XDS200 USB デバッグ プローブ

XDS200 は、TI の組込みデバイスのデバッグに使用するデバッグ プローブ (エミュレータ) です。大半のデバイスでは、より新しく低コストな XDS110 (www.ti.com/tool/TMDSEMU110-U) の使用が推奨されます。XDS200 は、単一のポッドで IEEE1149.1、IEEE1149.7、SWD などの幅広い規格をサポートします。すべての XDS デバッグ プローブは、ETB (Embedded Trace Buffer、組込みトレース バッファ) 搭載のすべての Arm® と DSP プロセッサに対し、コア トレースとシステム トレースをサポートしています。

(...)

サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
デバッグ・プローブ

TMDSEMU560V2STM-U — XDS560™ ソフトウェア v2 システム トレース USB デバッグ プローブ

XDS560v2 は、XDS560™ デバッグ プローブ ファミリの中で最高の性能を提供し、従来型の JTAG 規格（IEEE1149.1）と、cJTAG（IEEE1149.7）の両方をサポートしています。  シリアル ワイヤ デバッグ (SWD) はサポートしていないことに注意してください。

すべての XDS デバッグ プローブは、ETB（Embedded Trace Buffer、組込みトレース バッファ）搭載のすべての ARM と DSP プロセッサに対し、コア トレースとシステム トレースをサポートしています。  ピンのトレースには、XDS560v2 PRO TRACE が必要です。

(...)

サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
デバッグ・プローブ

TMDSEMU560V2STM-UE — Spectrum Digital XDS560v2 システム・トレース USB およびイーサネット

The XDS560v2 System Trace is the first model of the XDS560v2 family of high-performance debug probes (emulators) for TI processors. The XDS560v2 is the highest performance of the XDS family of debug probes and supports both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).

The (...)

サポート対象の製品とハードウェア
在庫あり
制限：
??asset.out-of-stock-ti_ja_JP??
入手不可
ソフトウェア開発キット (SDK)

BIOSLINUXMCSDK-K2 — MCSDK (SYS/BIOS RTOS、および KeyStone II ARM A15 + DSP C66x 用 Linux OS をサポート)

NOTE: K2x, C665x and C667x devices are now actively maintained on the Processor-SDK release stream. See links above.

Our Multicore Software Development Kits (MCSDK) provide highly-optimized bundles of foundational, platform-specific drivers to enable development on selected TI ARM and DSP devices. (...)

サポート対象の製品とハードウェア
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-LINUX-K2E — K2E 向け Linux プロセッサ SDK

 

プロセッサ SDK (ソフトウェア開発キット) は、TI の組込みプロセッサを対象にした統合ソフトウェア プラットフォームであり、セットアップが簡単で、ベンチマークとデモにすぐにアクセスできます。  プロセッサ SDK はいずれも TI の広範な製品ラインアップに対応しており、複数のデバイス間でのソフトウェアのシームレスな再利用や移行が可能です。  プロセッサ SDK と TI の組込みプロセッサ ソリューションにより、スケーラブルなプラットフォーム ソリューションの開発が極めて容易になります。

プロセッサ SDK v.02.xx は、Linux と TI-RTOS 双方のオペレーティング (...)

サポート対象の製品とハードウェア
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-LINUX-RT-K2E — K2E 向け Linux-RT プロセッサ SDK

 

プロセッサ SDK (ソフトウェア開発キット) は、TI の組込みプロセッサを対象にした統合ソフトウェア プラットフォームであり、セットアップが簡単で、ベンチマークとデモにすぐにアクセスできます。  プロセッサ SDK はいずれも TI の広範な製品ラインアップに対応しており、複数のデバイス間でのソフトウェアのシームレスな再利用や移行が可能です。  プロセッサ SDK と TI の組込みプロセッサ ソリューションにより、スケーラブルなプラットフォーム ソリューションの開発が極めて容易になります。

プロセッサ SDK v.02.xx は、Linux と TI-RTOS 双方のオペレーティング (...)

サポート対象の製品とハードウェア
ソフトウェア開発キット (SDK)

PROCESSOR-SDK-RTOS-K2E — K2E 向け RTOS プロセッサ SDK

 

プロセッサ SDK (ソフトウェア開発キット) は、TI の組込みプロセッサを対象にした統合ソフトウェア プラットフォームであり、セットアップが簡単で、ベンチマークとデモにすぐにアクセスできます。  プロセッサ SDK はいずれも TI の広範な製品ラインアップに対応しており、複数のデバイス間でのソフトウェアのシームレスな再利用や移行が可能です。  プロセッサ SDK と TI の組込みプロセッサ ソリューションにより、スケーラブルなプラットフォーム ソリューションの開発が極めて容易になります。

プロセッサ SDK v.02.xx は、Linux と TI-RTOS 双方のオペレーティング (...)

サポート対象の製品とハードウェア
IDE (統合開発環境)、コンパイラ、またはデバッガ

CCSTUDIO — Code Composer Studio 統合開発環境（IDE）

CCStudio™ IDE is part of TI's extensive CCStudio™ development ecosystem and is an integrated development environment for TI's microcontrollers, processors, wireless connectivity devices, and radar sensors. CCStudio IDE is available as desktop or cloud-based applications. The cloud version (...)

サポート対象の製品とハードウェア
シミュレーション・モデル

AM5K2E04 AM5K2E02 ABD BSDL Model

SPRM623.ZIP (28 KB) - BSDL モデル
サポート対象の製品とハードウェア
シミュレーション・モデル

AM5K2E04 AM5K2E02 ABD IBIS Model

SPRM621.ZIP (2180 KB) - IBIS モデル
サポート対象の製品とハードウェア
シミュレーション・モデル

AM5K2E04 AM5K2E02 ABD Thermal Model

SPRM622.ZIP (5 KB) - しています
サポート対象の製品とハードウェア
シミュレーション・モデル

AM5K2E04 and AM5K2E02 Power Consumption Model (Rev. A)

SPRM653A.ZIP (142 KB) - 電力モデル
サポート対象の製品とハードウェア
シミュレーション・モデル

KeyStone II IBIS AMI Models

SPRM743.ZIP (265889 KB) - IBIS-AMI モデル
lock = 輸出許可が必要 (1 分)
サポート対象の製品とハードウェア
計算ツール

CLOCKTREETOOL — Clock Tree Tool for Sitara™ ARM® Processors

The Clock Tree Tool (CTT) for Sitara™ ARM®, Automotive, and Digital Signal Processors is an interactive clock tree configuration software that provides information about the clocks and modules in these TI devices. It allows the user to:

  • Visualize the device clock tree
  • Interact with clock tree (...)
サポート対象の製品とハードウェア
リファレンス・デザイン

TIDEP0026 — K2E クロック生成リファレンス デザイン

過剰な負荷、反射、ノイズが性能に悪影響を及ぼすため、高性能プロセッサデバイス (マルチコア ARM Cortex-A15 ベースの 66AK2Ex および AM5K2Ex プロセッサなど) の複数のクロック入力を駆動するために 1 つのクロックソースを使用しないでください。これらは、単一のクロックソースの代わりに差動クロックツリーを使用することで、回避できます。差動クロック ツリーを使用して、KeyStone II ARM A15 + DSP および ARM のみのマルチコア プロセッサである 66AK2Ex および AM5K2Ex (...)

サポート対象の製品とハードウェア
リファレンス・デザイン

TIDEP0031 — UCD9090 と PMBus を使用した K2E の電源シーケンス

K2E デバイスは、適切な順序で電源をシーケンシングする必要があります。このデザインは、UCD9090 を使用した KeyStone II ARM+DSP および ARM のみのマルチコア プロセッサの 66AK2Ex および AM5K2Ex ファミリの電源シーケンスを示します。UCD9090 は、10 レールの PMBus/I2C をアドレス可能な電源シーケンサ / モニタです。UCD9090 は、電源イネーブルのシーケンスとタイミングの両方を提供します。このデザインでは、K2E 評価基板プラットフォーム固有の電源シーケンスの実装を示します。

サポート対象の製品とハードウェア
リファレンス・デザイン

TIDEP0041 — K2E 向け、AVS SmartReflex コア電圧生成および PMBus のリファレンス デザイン

K2E では、CVDD コア電圧のために AVS SmartReflex 制御を使用する必要があります。このデザインでは、ソフトウェアを必要とせずに、適切な電圧を生成する方法を提供します。この回路は現在、XEVMK2EX に実装済みです。

サポート対象の製品とハードウェア
リファレンス・デザイン

TIDEP0042 — TPS544C25 および PMBus を使用して K2E 用 AVS SmartReflex コア電圧を生成、リファレンス デザイン

K2E では、CVDD コア電圧のために AVS SmartReflex 制御を使用する必要があります。このデザインは、ソフトウェアと TPS544C25 の PMBus インターフェイスを使用して適切な電圧を生成する方法を提供します。この回路を XEVMK2EX に実装できます。

サポート対象の製品とハードウェア
パッケージ ピン数 CAD シンボル、フットプリント、および 3D モデル
FCBGA (ABD) 1089 Ultra Librarian
TI の評価基板に関する標準契約約款が適用されます。

購入と品質

推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。

サポートとトレーニング

TI E2E™ フォーラムでは、TI のエンジニアからの技術サポートを提供

投稿されたすべてのフォーラムトピック (英語) を表示

コンテンツは、TI 投稿者やコミュニティ投稿者によって「現状のまま」提供されるもので、TI による仕様の追加を意図するものではありません。使用条件をご確認ください。

TI 製品の品質、パッケージ、ご注文に関するお問い合わせは、TI サポートをご覧ください。​​​​​​​​​​​​​​

ビデオ シリーズ

ビデオをすべて表示

ビデオ