LMK04714-Q1
- AEC-Q100 グレード 1：–40℃～125℃
- 最高クロック出力周波数：3255MHz
- マルチモード：デュアル PLL、シングル PLL、クロック分配
- 6GHz の外付け VCO または分配入力
- 超低ノイズ (2500MHz 時)：
- 54fs RMS ジッタ (12kHz～20MHz)
- 64fs RMS ジッタ (100Hz～20MHz)
- -157.6dBc/Hz のノイズ・フロア
- 超低ノイズ (3200MHz 時)：
- 61fs RMS ジッタ (12kHz～20MHz)
- 67fs RMS ジッタ (100Hz～100MHz)
- -156.5dBc/Hz のノイズ・フロア
- PLL2
- PLL FOM：–230dBc/Hz
- PLL 1/f：–128dBc/Hz
- 位相検出速度：最高 320MHz
- 2 つの VCO を内蔵：2440～2600MHz および 2945～3255MHz
- 最大 14 個の差動デバイス・クロック
- CML、LVPECL、LCPECL、HSDS、LVDS、2xLVCMOS プログラム可能出力
- 最大 1 個のバッファ付き VCXO/XO 出力
- LVPECL、LVDS、2xLVCMOS をプログラム可能
- 1-1023 CLKOUT 整数分周器
- 1-8191 SYSREF 整数分周器
- SYSREF クロックの 25ps ステップ・アナログ遅延
- デバイス・クロックおよび SYSREF のデジタル遅延および動的デジタル遅延
- PLL1 によるホールドオーバー・モード
- PLL1 または PLL2 による 0 遅延
- 高信頼性
- 管理されたベースライン
- 単一のアセンブリ / テスト施設
- 単一の製造施設
- 長期にわたる製品ライフ・サイクル
- 長期にわたる製品変更通知
- 製品のトレーサビリティ
LMK04714-Q1 は、JEDEC JESD204B/C をサポートする宇宙アプリケーション向け高性能クロック・コンディショナです。
PLL2 からの 14 のクロック出力を構成して、7 つの JESD204B/C コンバータ、あるいはデバイス・クロックおよび SYSREF クロックを使用するその他のロジック・デバイスを駆動できます。DC および AC 結合により SYSREF を生成することが可能です。JESD204B/C アプリケーションに限らず、従来のクロッキング・システム向けに 14 の出力をそれぞれ高性能出力として個別に構成できます。
このデバイスは、SYSREF の生成またはリクロッキングの有無にかかわらず、デュアル PLL、シングル PLL、またはクロック分配モードで動作するように構成できます。PLL2 は内蔵 VCO でも外付け VCO でも動作できます。
高性能である上に、電力と性能のトレードオフ調整、デュアル VCO、動的デジタル遅延、ホールドオーバーなどの機能を備えているため、柔軟性の高い高性能クロック・ツリーを実現できます。
設計と開発
その他のアイテムや必要なリソースを参照するには、以下のタイトルをクリックして詳細ページをご覧ください。
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
TICS ( テキサス・インスツルメンツのクロックとシンセサイザ) Pro ソフトウェアを使用すると、接頭辞 (製品型番の先頭部分) が以下のいずれかに該当する製品と組み合わせて、評価基板 (EVM) をプログラム (設定) することができます。CDC、LMK、LMX。これらの製品は、フェーズ ロック ループと電圧制御発振器 (PLL+VCO)、シンセサイザ、クロック関連デバイスを搭載しています。
PLLATINUMSIM-SW — PLL ループ フィルタ、位相ノイズ、ロック時間、スプア シミュレーション ツール
PLLATINUMSIM-SW は、開発ユーザーが TI の各種 PLLatinum™ IC の詳細な設計とシミュレーションを行うためのシミュレーション ツールです。これらの IC は LMX シリーズのフェーズ ロック ループ (PLL) とシンセサイザを搭載しています。
| パッケージ | ピン数 | CAD シンボル、フットプリント、および 3D モデル |
|---|---|---|
| HTQFP (PAP) | 64 | Ultra Librarian |
購入と品質
推奨製品には、この TI 製品に関連するパラメータ、評価基板、またはリファレンス デザインが存在する可能性があります。