製品詳細

Technology Family LVC Supply voltage (Min) (V) 1.65 Supply voltage (Max) (V) 5.5 Number of channels (#) 1 Inputs per channel 2 IOL (Max) (mA) 32 Input type Standard CMOS IOH (Max) (mA) -32 Output type Push-Pull Features Partial power down (Ioff), Over-voltage tolerant Inputs, Ultra high speed (tpd <5ns) Data rate (Max) (Mbps) 100 Rating Catalog Operating temperature range (C) -40 to 125, -40 to 85
Technology Family LVC Supply voltage (Min) (V) 1.65 Supply voltage (Max) (V) 5.5 Number of channels (#) 1 Inputs per channel 2 IOL (Max) (mA) 32 Input type Standard CMOS IOH (Max) (mA) -32 Output type Push-Pull Features Partial power down (Ioff), Over-voltage tolerant Inputs, Ultra high speed (tpd <5ns) Data rate (Max) (Mbps) 100 Rating Catalog Operating temperature range (C) -40 to 125, -40 to 85
DSBGA (YZP) 5 2 mm² .95 x 1.45 SOT-23 (DBV) 5 5 mm² 2.9 x 1.6 SOT-5X3 (DRL) 5 2 mm² 1.65 x 1.2 SOT-SC70 (DCK) 5 4 mm² 2 x 2.1
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 1000-V Charged-Device Model (C101)
  • Qualified from –40°C to +125°C
  • Supports 5-V VCC Operation
  • Inputs Are Over Voltage Tolerant up to 5.5 V
  • Supports Down Translation to VCC
  • Maximum tpd of 4 ns at 3.3 V and 15-pF load
  • Low Power Consumption, 10-µA Maximum ICC At 85°C
  • ±24-mA Output Drive at 3.3 V
  • Ioff Supports Partial-Power-Down Mode, and Back-Drive Protection
  • Available in the Texas Instruments
    NanoFree™ Package
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 1000-V Charged-Device Model (C101)
  • Qualified from –40°C to +125°C
  • Supports 5-V VCC Operation
  • Inputs Are Over Voltage Tolerant up to 5.5 V
  • Supports Down Translation to VCC
  • Maximum tpd of 4 ns at 3.3 V and 15-pF load
  • Low Power Consumption, 10-µA Maximum ICC At 85°C
  • ±24-mA Output Drive at 3.3 V
  • Ioff Supports Partial-Power-Down Mode, and Back-Drive Protection
  • Available in the Texas Instruments
    NanoFree™ Package
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II

The SN74LVC1G86 device performs the Boolean function Y = AB + AB in positive logic. This single 2-input exclusive-OR gate is designed for 1.65-V to 5.5-V VCC operation.

If the input is low, the other input is reproduced in true form at the output. If the input is high, the signal on the other input is reproduced inverted at the output. This device has low power consumption with maximum tpd of 4 ns at 3.3 V and 15-pF capacitive load. The maximum output drive is ±32-mA at 4.5 V and ±24-mA at 3.3 V.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current back flow through the device when it is powered down.

The SN74LVC1G86 device performs the Boolean function Y = AB + AB in positive logic. This single 2-input exclusive-OR gate is designed for 1.65-V to 5.5-V VCC operation.

If the input is low, the other input is reproduced in true form at the output. If the input is high, the signal on the other input is reproduced inverted at the output. This device has low power consumption with maximum tpd of 4 ns at 3.3 V and 15-pF capacitive load. The maximum output drive is ±32-mA at 4.5 V and ±24-mA at 3.3 V.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current back flow through the device when it is powered down.

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技術資料

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種類 タイトル 最新の英語版をダウンロード 日付
* データシート SN74LVC1G86 Single 2-Input Exclusive-OR Gate データシート (Rev. Q) PDF | HTML 2017年 6月 22日
アプリケーション・ノート Implications of Slow or Floating CMOS Inputs (Rev. E) 2021年 7月 26日
セレクション・ガイド Little Logic Guide 2014 (Rev. G) 2018年 7月 6日
セレクション・ガイド Logic Guide (Rev. AB) 2017年 6月 12日
アプリケーション・ノート How to Select Little Logic (Rev. A) 2016年 7月 26日
アプリケーション・ノート Understanding and Interpreting Standard-Logic Data Sheets (Rev. C) 2015年 12月 2日
セレクション・ガイド ロジック・ガイド (Rev. AA 翻訳版) 最新の英語版をダウンロード (Rev.AB) 2014年 11月 6日
ユーザー・ガイド LOGIC Pocket Data Book (Rev. B) 2007年 1月 16日
その他の技術資料 Design Summary for WCSP Little Logic (Rev. B) 2004年 11月 4日
アプリケーション・ノート Semiconductor Packing Material Electrostatic Discharge (ESD) Protection 2004年 7月 8日
アプリケーション・ノート Selecting the Right Level Translation Solution (Rev. A) 2004年 6月 22日
ユーザー・ガイド Signal Switch Data Book (Rev. A) 2003年 11月 14日
アプリケーション・ノート Use of the CMOS Unbuffered Inverter in Oscillator Circuits 2003年 11月 6日
その他の技術資料 Logic Cross-Reference (Rev. A) 2003年 10月 7日
ユーザー・ガイド LVC and LV Low-Voltage CMOS Logic Data Book (Rev. B) 2002年 12月 18日
アプリケーション・ノート Texas Instruments Little Logic Application Report 2002年 11月 1日
アプリケーション・ノート TI IBIS File Creation, Validation, and Distribution Processes 2002年 8月 29日
その他の技術資料 Standard Linear & Logic for PCs, Servers & Motherboards 2002年 6月 13日
アプリケーション・ノート 16-Bit Widebus Logic Families in 56-Ball, 0.65-mm Pitch Very Thin Fine-Pitch BGA (Rev. B) 2002年 5月 22日
アプリケーション・ノート Power-Up 3-State (PU3S) Circuits in TI Standard Logic Devices 2002年 5月 10日
その他の技術資料 STANDARD LINEAR AND LOGIC FOR DVD/VCD PLAYERS 2002年 3月 27日
アプリケーション・ノート Migration From 3.3-V To 2.5-V Power Supplies For Logic Devices 1997年 12月 1日
アプリケーション・ノート Bus-Interface Devices With Output-Damping Resistors Or Reduced-Drive Outputs (Rev. A) 1997年 8月 1日
アプリケーション・ノート CMOS Power Consumption and CPD Calculation (Rev. B) 1997年 6月 1日
アプリケーション・ノート LVC Characterization Information 1996年 12月 1日
アプリケーション・ノート Input and Output Characteristics of Digital Integrated Circuits 1996年 10月 1日
アプリケーション・ノート Live Insertion 1996年 10月 1日
設計ガイド Low-Voltage Logic (LVC) Designer's Guide 1996年 9月 1日
アプリケーション・ノート Understanding Advanced Bus-Interface Products Design Guide 1996年 5月 1日

設計および開発

追加の事項や他のリソースを参照するには、以下のタイトルをクリックすると、詳細ページを表示できます。

評価ボード

5-8-LOGIC-EVM — 5 ピンから 8 ピンの DCK、DCT、DCU、DRL、DBV の各パッケージをサポートする、汎用ロジックの EVM

Flexible EVM designed to support any device that has a DCK, DCT, DCU, DRL, or DBV package in a 5 to 8 pin count.
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評価ボード

LMK5B33216EVM — LMK5B33216 超低ジッタ、16 個の出力、3 個の DPLL/APLL (デジタル / アナログの各 PLL) ネットワーク・シンクロナイザの評価基板

LMK5B33216 は、LMK5B33216 ネットワーク・クロック・ジェネレータ / シンクロナイザを開発するための評価基板 (EVM) です。この評価基板 (EVM) は、デバイスの評価、準拠試験、システムのプロトタイプ製作に使用できます。

LMK5B33216EVM は、3 個のアナログ PLL (APLL) と、ループ帯域幅がプログラマブルな 3 個のデジタル PLL (DPLL) を統合しています。この EVM は、上記のデバイスと、50Ω の試験装置のインターフェイスを確立するために、クロック入力、発振器入力、クロック出力向けの SMA コネクタを複数搭載しています。オンボード (...)

ユーザー・ガイド: PDF | HTML
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評価ボード

LMK5B33414EVM — LMK5B33414 バルク弾性波発振器 (BAW VCO) 搭載、14 個の出力、3 個の DPLL/APLL (デジタル / アナログの各 PLL) ネットワーク・シンクロナイザの評価基板

LMK5B33414 評価基板 (EVM) は、LMK5B33414 ネットワーク・クロック・ジェネレータ / シンクロナイザのデバイス評価、準拠試験、システム・プロトタイピングに適したプラットフォームです。

LMK5B33414 は、3 個のアナログ PLL (APLL) と、ループ帯域幅がプログラマブルな 3 個のデジタル PLL (DPLL) を統合しています。この評価基板 (EVM) は、上記のデバイスと、50Ω の試験装置のインターフェイスを確立するために、クロック入力、発振器入力、クロック出力向けの SMA (SubMiniature version A) (...)

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評価ボード

TMAG5110-5111EVM — TMAG511x 高感度、2D、デュアルチャネル、ホール効果ラッチの評価基板

TMAG5110-5111EVM は、デュアル・ホール・ラッチを搭載したロータリー・エンコーディング・ボードです。これらのラッチは、直交型に対応する個別の回路 (TMAG5110)、または速度と方向に対応する個別の回路 (TMAG5111) という両方の実装を採用しています。2 個の異なる磁気素子と、2 箇所の磁気素子配置場所オプションを用意してあるので、極とピッチの独立性、および磁気素子の配置場所の独立性に関するデュアル・ラッチの能力に注目することができます。

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シミュレーション・モデル

SN74LVC1G86 Behavioral SPICE Model

SCEM627.ZIP (7 KB) - PSpice Model
シミュレーション・モデル

SN74LVC1G86 IBIS Model (Rev. A)

SCEM186A.ZIP (45 KB) - IBIS Model
パッケージ ピン数 ダウンロード
DSBGA (YZP) 5 オプションの表示
SC70 (DCK) 5 オプションの表示
SOT-23 (DBV) 5 オプションの表示
SOT-5X3 (DRL) 5 オプションの表示

購入と品質

記載されている情報:
  • RoHS
  • REACH
  • デバイスのマーキング
  • リード端子の仕上げ / ボールの原材料
  • MSL rating / リフローピーク温度
  • MTBF/FIT 推定値
  • 原材料組成
  • 認定試験結果
  • 継続的な信頼性モニタ試験結果

サポートとトレーニング

TI E2E™ Forums (英語) では、TI のエンジニアからの技術サポートが活用できます

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