JAJSX86 September   2025 TCAN6062-Q1 , TCAN6062V-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 ESD 定格、IEC 過渡現象
    4. 5.4 推奨動作条件
    5. 5.5 熱特性
    6. 5.6 電源の特性
    7. 5.7 損失定格
    8. 5.8 電気的特性
    9. 5.9 スイッチング特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
      1. 7.1.1 信号改善機能
      2. 7.1.2 CAN XL および FAST モード
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  ピン構成
        1. 7.3.1.1 TXD
        2. 7.3.1.2 GND
        3. 7.3.1.3 VCC
        4. 7.3.1.4 RXD
        5. 7.3.1.5 VIO (TCAN6062V-Q1 のみ)
        6. 7.3.1.6 CANH および CANL
        7. 7.3.1.7 STB (スタンバイ)
      2. 7.3.2  CAN バスの状態
      3. 7.3.3  FAST モード信号処理のパルス幅変調 (PWM)
        1. 7.3.3.1 PWM 検出およびタイミング
        2. 7.3.3.2 SIC モードから FAST RX モードへの遷移
        3. 7.3.3.3 SIC モードから FAST TX モードへの遷移
        4. 7.3.3.4 PWM デコード
          1. 7.3.3.4.1 PWM 検出分解能 tDECODE
          2. 7.3.3.4.2 FAST RX モードでの PWM デコード
          3. 7.3.3.4.3 FAST TX モードでの PWM デコード
        5. 7.3.3.5 FAST RX/TX モードから SIC モードへの遷移
      4. 7.3.4  範囲外 (OOB) コンパレータ
      5. 7.3.5  TXD ドミナント タイムアウト (DTO)
      6. 7.3.6  CAN バスの短絡電流制限
      7. 7.3.7  サーマル シャットダウン (TSD)
      8. 7.3.8  低電圧誤動作防止
      9. 7.3.9  電源オフのデバイス
      10. 7.3.10 フローティング ピン
    4. 7.4 デバイスの機能モード
      1. 7.4.1 動作モード
      2. 7.4.2 通常モード
      3. 7.4.3 スタンバイ モード
        1. 7.4.3.1 スタンバイ モード時のウェイクアップ パターン (WUP) によるリモート ウェイク要求
      4. 7.4.4 ドライバおよびレシーバ機能
  9. 8 アプリケーションと実装
    1. 8.1 代表的なアプリケーション
      1. 8.1.1 設計要件
        1. 8.1.1.1 CAN の終端
      2. 8.1.2 設計手順の詳細
        1. 8.1.2.1 バスの負荷、長さ、ノード数
    2. 8.2 システム例
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

発注情報

5.9 スイッチング特性

パラメータは –40℃ ≤ TJ ≤ 150℃ で推奨動作条件全体にわたって有効 (特に記述のない限り、標準値：VCC = 5V、VIO = 3.3V、デバイス周囲温度：27℃ に維持)
パラメータ テスト条件 最小値 標準値 最大値 単位
デバイスのスイッチング特性
tFastTOSIC PWM 検出時間 (FAST RX モード/FAST TX モードと SIC モードの切り替えの検出時間)
 TXD エッジの 50% から次の 50% エッジまで (立ち上がりから立ち上がりまで、または立ち下がりから立ち下がりまで) を測定 210 245 ns
tSymbolNom PWM シンボル受け入れの長さ 45 205 ns
tSelect モード事前選択時間 500 980 ns
tDecode PWM 検出分解能  5 ns
tLogical_0_Tx logical_0 FAST TX として検出された PWM 比 tDecode 0.5*tSymbolNom - tDecode ns
tLogical_1_Tx logical_1 FAST TX として検出された PWM 比 0.5*tSymbolNom + tDecode tSymbolNom - tDecode ns
tLogical_Rx 検出された FAST RX の PWM 比 tDecode tSymbolNom - tDecode ns
t(LOOP1) SIC モード：合計ループ遅延、ドライバ入力 (TXD) からレシーバ出力 (RXD) まで、リセッシブからドミナントまで 、通常モード、VIO = 4.5V ～ 5.5V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、CL(RXD) = 15pF    95 155 ns
、通常モード、VIO = 3V ～ 3.6V、45Ω ≤ RL ≤ 65Ω CL = 100pF、CL(RXD) = 15pF    100 165 ns
、通常モード、VIO = 2.25V ～ 2.75V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、CL(RXD) = 15pF    105 175 ns
、通常モード、VIO = 1.71V ～ 1.89V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、CL(RXD) = 15pF    120 190 ns
t(LOOP2) SIC モード：合計ループ遅延、ドライバ入力 (TXD) からレシーバ出力 (RXD) まで、ドミナントからリセッシブまで  、通常モード、VIO = 4.5V ～ 5.5V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、CL(RXD) = 15pF    110 165 ns
、通常モード、VIO = 3V ～ 3.6V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、CL(RXD) = 15pF    115 175 ns
、通常モード、VIO = 2.25V ～ 2.75V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、CL(RXD) = 15pF    120 185 ns
、通常モード、VIO = 1.71V ～ 1.89V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、CL(RXD) = 15pF    135 190 ns
tMODE モード変更時間、SIC からスタンバイまたはスタンバイから SIC 30 µs
tProp(BusDom-BusLevel0) モード変更から バス level_0 までの伝搬遅延
(SIC モードから Fast TX モード)		 45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 80 ns
tProp(BusLevel0-Rec) FAST TX および FAST RX モードにおけるモード変更からバス リセッシブまでの伝搬遅延
(Fast モードから SIC モード)		 45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 325 ns
tΔBit(Bus)ADS/DAS トランスミッタ伝搬遅延の対称 ADS/DAS tΔBit(Bus)ADS/DAS = tProp(TXD-BusDom) – tProp(TXD-BusLevel0)
45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF
 -30 30 ns
tΔBit(RXD)ADS/DAS レシーバ伝搬遅延の対称 ADS/DAS tΔBit(RXD)ADS/DAS = tProp(BusDom-RXD) – tProp(BusLevel0-RXD)
45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF
 -20 20 ns
tFILTER 有効なウェークアップパターンのフィルタ時間 0.5 0.95 µs
tWAKE バスウェークアップタイムアウト値 0.8 6 ms
tFlag ウェークアップ パターン信号処理 250 µs
ドライバ スイッチング — SIC モード
tprop(TxD-busrec) 伝搬遅延時間、Low から High までの TXD エッジからドライバ リセッシブ (ドミナントからリセッシブ)
 STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、VIO = 4.5V ～ 5.5V 45 75 ns
STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、VIO = 3V ～ 3.6V 45 75 ns
STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、VIO = 2.25V ～ 2.75V 45 75 ns
STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、VIO = 1.71V ～ 1.89V 45 80 ns
tprop(TxD-busdom) 伝搬遅延時間、high から low までの TXD エッジからドライバ ドミナント (リセッシブからドミナント)
 STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、VIO = 4.5V ～ 5.5V 45 75 ns
STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、VIO = 3V ～ 3.6V 45 75 ns
STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、VIO = 2.25V ～ 2.75V 45 75 ns
STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、VIO = 1.71V ～ 1.89V 45 80 ns
tsk(p) パルス スキュー (|tprop(TxD-busrec) - tprop(TxD-busdom)|)
  STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF 3.5 10 ns
tR 差動出力信号の立ち上がり時間
 STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF 22 30 ns
tF 差動出力信号の立ち下がり時間
 STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF 22 30 ns
tDOM 送信ドミナント タイムアウト (SIC モード) 45Ω ≤ RL ≤ 65Ω、CL = 100pF、STB = 0V 0.8 6.0 ms
レシーバ スイッチング — SIC モード
tprop(busrec-RXD) 伝搬遅延時間、バス リセッシブ入力から RXD High 出力 (ドミナントからリセッシブ)

 STB = 0V、
CL(RXD) = 15pF、VIO = 4.5V ～ 5.5V		 67 90 ns
STB = 0V、CL(RXD) = 15pF、VIO = 3V ～ 3.6V 65 95 ns
STB = 0V、CL(RXD) = 15pF、VIO = 2.25V ～ 2.75V 70 105 ns
STB = 0V、CL(RXD) = 15pF、VIO = 1.71V ～ 1.89V 80 110 ns
tprop(busdom-RXD) 伝搬遅延時間、バス ドミナント入力から RXD Low 出力 (リセッシブからドミナント)

 STB = 0V、
CL(RXD) = 15pF、VIO = 4.5V ～ 5.5V		 56 80 ns
STB = 0V、CL(RXD) = 15pF、VIO = 3V ～ 3.6V 61 90 ns
STB = 0V、CL(RXD) = 15pF、VIO = 2.25V ～ 2.75V 65 100 ns
STB = 0V、CL(RXD) = 15pF、VIO = 1.71V ～ 1.89V 75 110 ns
tR RXD 出力信号の立ち上がり時間 STB = 0V、
CL(RXD) = 15pF		 7 20 ns
tF RXD 出力信号の立ち下がり時間 9 25 ns
tOOB_LOW (RXD) 高速データ トラフィック時の RXD Low パルス幅 (ビット レート：
10Mbit/s)		 tSymbolNom = 100 ns 30 ns
高速データ トラフィック時の RXD Low パルス幅 (ビット レート：
20Mbit/s)		 tSymbolNom = 50 ns  15 ns
ドライバ スイッチング — FAST TX モード
tSIC_data FAST TX モードでの信号改善時間 45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 775 ns
tProp(TXD-BusLevel0) TXD ロジック 0 からバス level_0 までの伝搬遅延
 VIO = 4.5V ～ 5.5V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 80 ns
VIO = 3V ～ 3.6V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 80 ns
VIO = 2.25V ～ 2.75V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 80 ns
VIO = 1.71V ～ 1.89V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 80 ns
tProp(TXD-BusLevel1) TXD ロジック 1 から バス level_1 までの伝搬遅延
 VIO = 4.5V ～ 5.5V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 80 ns
VIO = 3V ～ 3.6V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 80 ns
VIO = 2.25V ～ 2.75V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 80 ns
VIO = 1.71V ～ 1.89V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 80 ns
tBusfall 立ち下がり時間 VDIFF 45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  6 12 20 ns
tBusrise 立ち上がり時間 VDIFF  45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  6 12 20 ns
tΔBit(Bus)Level1 FAST TX モードでの送信 level_1 ビット幅の変動
 TXD に対するバス level_1 ビット長の変動
tBit_data 長
tΔBit(Bus)Level1 = tBit(Bus) Level1 – k * tBit_data
45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 		 - 5 5 ns
tΔBit(RxD)Logical1 FAST TX モードでの受信ロジック 1 ビット幅の変動
 TXD に対する RXD ロジック 1 ビット長の変動
tBit_data 長
tΔBit(RxD) Logical1 = tBit(RxD) Logical1 – k * tBit_data
45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 		 - 10 10 ns
レシーバ スイッチング — FAST RX モード
tSIC_FAST_RX_dis Fast RX 検出後の SIC ディスエーブル時間 VIO = 1.7 ～ 5.5V、45Ω ≤ RL ≤ 65Ω、CL = 100pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 80 ns
tProp(BusLevel0-RXD) バス level_0 から RXD ロジック 0 までの伝搬遅延 VIO = 4.5V ～ 5.5V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 80 ns
VIO = 3V ～ 3.6V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 90 ns
VIO = 2.25V ～ 2.75V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 100 ns
VIO = 1.71V ～ 1.89V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 110 ns
tProp(BusLevel1-RXD) バス level_1 から RXD ロジック 1 までの伝搬遅延 VIO = 4.5V ～ 5.5V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 80 ns
VIO = 3V ～ 3.6V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 
 未定 90 ns
VIO = 2.25V ～ 2.75V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 100 ns
VIO = 1.71V ～ 1.89V、45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF  未定 110 ns
tΔREC_Logical1 FAST RX モードのロジック 1 レシーバ タイミング対称
 バス level_1 ビット長に対する RXD ロジック 1 ビット長の変動
tΔREC_Logical1 = tBit(RxD) Logical1 - tBit( Bus) Level1
45Ω ≤ RL ≤ 60Ω、CL = 25pF、CSPLIT = 0、CL(RXD) = 15pF 		 -5 5 ns
信号改善タイミング特性
tPAS_REC_START パッシブリセッシブ位相の開始時間
 TXD 立ち上がりの 50% エッジ (<5ns 傾斜) からパッシブリセッシブ位相までの時間 未定 530 ns
tACT_REC_START アクティブ信号改善位相の開始時間 TXD 立ち上がりの 50% エッジ (5ns 未満の傾斜) からパッシブリセッシブ位相開始までの時間 未定 120 ns
tACT_REC_END アクティブ信号改善位相の終了時間 355 未定 ns
tΔBit(Bus) 送信ビット幅の変動
 tΔBit(Bus) = tBit(Bus) - tBit(TxD)
STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF (≤ ±1%)、CL(RXD) = 15pF (≤ ±1%)
 -10 10 ns
tΔBIT(RxD) 受信ビット幅の変動
 tΔBIT(RxD) = tBit(RxD) - tBit(TxD)
STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF (≤ ±1%)、CL(RXD) = 15pF (≤ ±1%)
 -30 20 ns
tΔREC レシーバ タイミング対称
 tΔREC = tBit(RxD) - tBit(Bus)
STB = 0V、45Ω ≤ RL ≤ 65Ω、CL = 100pF (≤ ±1%)、CL(RXD) = 15pF (≤ ±1%)
 -20 15 ns