JAJSJK8A April   2025  – October 2025 THS3470

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性 ±VS = ±30V
    6. 5.6 電気的特性 ±VS = ±20V
    7. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 出力電流制限
      2. 6.3.2 出力電流有効化
      3. 6.3.3 過熱フラグ
      4. 6.3.4 出力電流フラグ
      5. 6.3.5 出力電流の監視
      6. 6.3.6 ダイ温度監視
      7. 6.3.7 外部補償
    4. 6.4 デバイスの機能モード
      1. 6.4.1 電力モード
      2. 6.4.2 帰還抵抗の選択
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 高電圧、高精度複合アンプ
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
        3. 7.2.1.3 アプリケーション曲線
      2. 7.2.2 120V ブートストラップ アンプ
        1. 7.2.2.1 設計要件
        2. 7.2.2.2 詳細な設計手順
        3. 7.2.2.3 アプリケーション特性の波形
    3. 7.3 短絡保護
    4. 7.4 電源に関する推奨事項
    5. 7.5 レイアウト
      1. 7.5.1 熱に関する注意事項
        1. 7.5.1.1 上面冷却の利点
        2. 7.5.1.2 THS3470 の安全動作領域
      2. 7.5.2 レイアウトのガイドライン
      3. 7.5.3 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報
    1. 10.1 テープおよびリール情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • REB|42
サーマルパッド・メカニカル・データ
発注情報

7.5.2 レイアウトのガイドライン

  • PCB 上の VCC、VEE、グランド ネットには個別の電源プレーンを使用します。必須ではありませんが、セクション 7.5.3 に示すように、電源とグランドの切り欠きまたはトレースを最小限にした個別の層を作成すると、インダクタンスが最小化され、電流が流れる PCB 面積が大きくなります。
  • アプリケーションに必要な連続電流の量に合わせて、VCC、VEE、VOUT のパターンとビアのサイズを適切に設定します。IPC-2221 ガイドラインと PCB メーカーの推奨事項に基づいて、基板の温度上昇を制限します。層上の銅箔の重量を大きくし、可能な場合は複数の外部層を使用して基板面積を最適化します。
  • 22μF タンタルまたは電解コンデンサと、10μF X7R コンデンサを、VCC および VEE の電源ソースの近くに配置します。さらに、100nF のキャパシタを THS3470 の電源ピンのできるだけ近くに配置します。コンデンサのパッドの近くに複数のビアを配置することで、バイパス コンデンサの電流リターン パスのループ インダクタンスを最小化します。
  • VMID には、VMID から VCC、および VMID から VEE への 100nF の C0G または NP0 バイパス コンデンサが必要です。これらのコンデンサはピン 1 にできる限り近づけて配置し、ビアを VCC、VEE、グランド プレーンにコンデンサ パッドのできるだけ近くに配置します。
  • 2.2nF のコンデンサを、ピンと DGND の間に、VDD、ISRC_LIMIT_EN、ISNK_LIMIT_EN、P0、P1 に配置します。これらのコンデンサは THS3470 の近くに配置しますが、他の部品は近接して配置しません。
  • 寄生容量を減らすため、COMP または IN- ピンの任意のパターンや接続の下にプレーンのカットアウトを配置します。
  • VOUT の絶縁抵抗はピンにできるだけ近づけて配置し、寄生容量を絶縁します。
  • IN- および FB ピンに接続された部品は、ピンにできるだけ近づけて配置します。これらのノードは寄生容量に対して敏感であり、特別な注意を払わないと発振が起きる可能性があります。
  • 終端抵抗は、対象の入力にできるだけ近づけて配置します。終端抵抗のグランド接続に複数のビアを追加することで、クリーンな電流帰還パスを提供し、インダクタンスを最小化します。