JAJSVT6A December   2024  – August 2025 LM51770 , LM517701

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイスの比較
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 取り扱い定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 タイミング要件
    7. 6.7 SNVSCL2 の代表的特性
  8. 7 パラメータ測定情報
    1. 7.1 ゲート ドライバの立ち上がり時間と立ち下がり時間
    2. 7.2 ゲート ドライバ デッド (遷移) 時間
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  パワーオン リセット (POR システム)
      2. 8.3.2  昇降圧制御方式
        1. 8.3.2.1 昇圧モード
        2. 8.3.2.2 降圧モード
        3. 8.3.2.3 昇降圧モード
      3. 8.3.3  パワー セーブ モード
      4. 8.3.4  電源電圧の選択 – VMAX スイッチ
      5. 8.3.5  イネーブルおよび低電圧誤動作防止
      6. 8.3.6  発振器周波数の選択
      7. 8.3.7  周波数同期
      8. 8.3.8  電圧レギュレーション ループ
      9. 8.3.9  出力電圧トラッキング
      10. 8.3.10 スロープ補償
      11. 8.3.11 構成可能なソフトスタート
      12. 8.3.12 ピーク電流センサ
      13. 8.3.13 電流監視および電流制限制御ループ
      14. 8.3.14 短絡保護 - ヒカップ保護
      15. 8.3.15 nFLT ピンと保護機能
      16. 8.3.16 デバイス構成ピン
      17. 8.3.17 デュアル ランダム スペクトラム拡散機能 - DRSS
      18. 8.3.18 ゲート ドライバ
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1  WEBENCH ツールによるカスタム設計
        2. 9.2.2.2  周波数
        3. 9.2.2.3  フィードバック ディバイダ
        4. 9.2.2.4  インダクタと電流センス抵抗の選択
        5. 9.2.2.5  スロープ補償
        6. 9.2.2.6  出力コンデンサ
        7. 9.2.2.7  入力コンデンサ
        8. 9.2.2.8  UVLO ディバイダ
        9. 9.2.2.9  ソフトスタート コンデンサ
        10. 9.2.2.10 MOSFET QH1 および QL1
        11. 9.2.2.11 MOSFET QH2 および QL2
        12. 9.2.2.12 出力電圧周波数補償
        13. 9.2.2.13 外付け部品の選択
      3. 9.2.3 アプリケーション曲線
    3. 9.3 システム例
      1. 9.3.1 双方向電力バックアップ
      2. 9.3.2 並列 (マルチフェーズ) 動作
      3. 9.3.3 ロジック レベルのハイサイド ゲート信号を使用した外部ゲート ドライバ
    4. 9.4 電源に関する推奨事項
    5. 9.5 レイアウト
      1. 9.5.1 レイアウトのガイドライン
        1. 9.5.1.1 出力段レイアウト
        2. 9.5.1.2 ゲート ドライバ レイアウト
        3. 9.5.1.3 コントローラのレイアウト
      2. 9.5.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス サポート
      1. 10.1.1 サード・パーティ製品に関する免責事項
      2. 10.1.2 開発サポート
        1. 10.1.2.1 WEBENCH ツールによるカスタム設計
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報
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9.5.1.2 ゲート ドライバ レイアウト

LM51770x のハイサイドおよびローサイド ゲート ドライバは、短い伝搬遅延、周波数依存のデッドタイム制御、低インピーダンス出力段を内蔵しており、非常に高速な立ち上がり、立ち下がり時間で大きなピーク電流を供給できるため、外部パワー MOSFET の高速なターンオン遷移とターンオフ遷移を実現しています。パターンの長さを十分制御できていない場合、di/dt が非常に高いと許容不可能なリンギングが発生することがあります。ゲート ドライブのスイッチング性能を最適化するには、空電または寄生ゲート ループ インダクタンスの最小化が重要です。これは、MOSFET ゲート キャパシタンスで共振する直列ゲート インダクタンスでも、ゲート ドライブ コマンドに反して負のフィードバック成分を供給するコモン ソース インダクタンス (ゲートとパワー ループに共通) でも同様で、そしてこれにより MOSFET のスイッチング時間は長くなります。

ゲート ドライバ出力 HO1 およびHO2 からハイサイド MOSFET の各ゲートへの接続は、直列寄生インダクタンスを低減するために、できるだけ短くしてください。HO1 と HO2、SW1、SW2 の各ゲート パターンをデバイス ピンからハイサイド MOSFET に差動ペアとして配線し、ループ面積の縮小によるフラックスの打ち消しを利用します。

ゲート ドライバ出力 LO1 およびLO2 からローサイド MOSFET の各ゲートへの接続は、直列寄生インダクタンスを低減するために、できるだけ短くしてください。LO1 と LO2、および PGNDは、各ゲート パターンをデバイス ピンからローサイド MOSFET に差動ペアとして配線し、ループ面積の縮小によるフラックスの打ち消しを利用します。

大電流が瞬間的に流れることにより、VCC、HB1、および HB2 ピンから各コンデンサを流れる電流ループ パスを最小化します。