Produktdetails

Sample rate (max) (Msps) 3000 Resolution (Bits) 14 Number of input channels 2 Interface type JESD204B Analog input BW (MHz) 3200 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 1.35 Power consumption (typ) (mW) 6400 Architecture Pipeline SNR (dB) 63 ENOB (Bits) 10 SFDR (dB) 77 Operating temperature range (°C) -40 to 85 Input buffer Yes
Sample rate (max) (Msps) 3000 Resolution (Bits) 14 Number of input channels 2 Interface type JESD204B Analog input BW (MHz) 3200 Features Ultra High Speed Rating Catalog Peak-to-peak input voltage range (V) 1.35 Power consumption (typ) (mW) 6400 Architecture Pipeline SNR (dB) 63 ENOB (Bits) 10 SFDR (dB) 77 Operating temperature range (°C) -40 to 85 Input buffer Yes
VQFNP (RMP) 72 100 mm² (10 mm × 10 mm)
  • 14-Bit, Dual-Channel, 3.0-GSPS ADC
  • Noise Floor: –155 dBFS/Hz
  • RF Input Supports Up to 4.0 GHz
  • Aperture Jitter: 90 fS
  • Channel Isolation: 95 dB at fIN = 1.8 GHz
  • Spectral Performance (fIN = 900 MHz, –2 dBFS):
    • SNR: 60.9 dBFS
    • SFDR: 67-dBc HD2, HD3
    • SFDR: 77-dBc Worst Spur
  • Spectral Performance (fIN = 1.78 GHz, –2 dBFS):
    • SNR: 58.8 dBFS
    • SFDR: 66-dBc HD2, HD3
    • SFDR: 75-dBc Worst Spur
  • On-Chip Digital Down-Converters:
    • Up to 4 DDCs (Dual-Band Mode)
    • Up to 3 Independent NCOs per DDC
  • On-Chip Input Clamp for Overvoltage Protection
  • Programmable On-Chip Power Detectors with Alarm Pins for AGC Support
  • On-Chip Dither
  • On-Chip Input Termination
  • Input Full-Scale: 1.35 VPP
  • Support for Multi-Chip Synchronization
  • JESD204B Interface:
    • Subclass 1-Based Deterministic Latency
    • 4 Lanes Per Channel at 12.5 Gbps
  • Power Dissipation: 3.2 W/Ch at 3.0 GSPS
  • 72-Pin VQFN Package (10 mm × 10 mm)
  • 14-Bit, Dual-Channel, 3.0-GSPS ADC
  • Noise Floor: –155 dBFS/Hz
  • RF Input Supports Up to 4.0 GHz
  • Aperture Jitter: 90 fS
  • Channel Isolation: 95 dB at fIN = 1.8 GHz
  • Spectral Performance (fIN = 900 MHz, –2 dBFS):
    • SNR: 60.9 dBFS
    • SFDR: 67-dBc HD2, HD3
    • SFDR: 77-dBc Worst Spur
  • Spectral Performance (fIN = 1.78 GHz, –2 dBFS):
    • SNR: 58.8 dBFS
    • SFDR: 66-dBc HD2, HD3
    • SFDR: 75-dBc Worst Spur
  • On-Chip Digital Down-Converters:
    • Up to 4 DDCs (Dual-Band Mode)
    • Up to 3 Independent NCOs per DDC
  • On-Chip Input Clamp for Overvoltage Protection
  • Programmable On-Chip Power Detectors with Alarm Pins for AGC Support
  • On-Chip Dither
  • On-Chip Input Termination
  • Input Full-Scale: 1.35 VPP
  • Support for Multi-Chip Synchronization
  • JESD204B Interface:
    • Subclass 1-Based Deterministic Latency
    • 4 Lanes Per Channel at 12.5 Gbps
  • Power Dissipation: 3.2 W/Ch at 3.0 GSPS
  • 72-Pin VQFN Package (10 mm × 10 mm)

The ADC32RF45 device is a 14-bit, 3.0-GSPS, dual-channel, analog-to-digital converter (ADC) that supports RF sampling with input frequencies up to 4 GHz and beyond. Designed for high signal-to-noise ratio (SNR), the ADC32RF45 delivers a noise spectral density of –155 dBFS/Hz as well as dynamic range and channel isolation over a large input frequency range. The buffered analog input with on-chip termination provides uniform input impedance across a wide frequency range and minimizes sample-and-hold glitch energy.

Each ADC channel can be connected to a dual-band, digital down-converter (DDC) with up to three independent, 16-bit numerically-controlled oscillators (NCOs) per DDC for phase-coherent frequency hopping. Additionally, the ADC is equipped with front-end peak and RMS power detectors and alarm functions to support external automatic gain control (AGC) algorithms.

The ADC32RF45 supports the JESD204B serial interface with subclass 1-based deterministic latency using data rates up to 12.5 Gbps with up to four lanes per ADC. The device is offered in a 72-pin VQFN package (10 mm × 10 mm) and supports the industrial temperature range (–40°C to +85°C).

The ADC32RF45 device is a 14-bit, 3.0-GSPS, dual-channel, analog-to-digital converter (ADC) that supports RF sampling with input frequencies up to 4 GHz and beyond. Designed for high signal-to-noise ratio (SNR), the ADC32RF45 delivers a noise spectral density of –155 dBFS/Hz as well as dynamic range and channel isolation over a large input frequency range. The buffered analog input with on-chip termination provides uniform input impedance across a wide frequency range and minimizes sample-and-hold glitch energy.

Each ADC channel can be connected to a dual-band, digital down-converter (DDC) with up to three independent, 16-bit numerically-controlled oscillators (NCOs) per DDC for phase-coherent frequency hopping. Additionally, the ADC is equipped with front-end peak and RMS power detectors and alarm functions to support external automatic gain control (AGC) algorithms.

The ADC32RF45 supports the JESD204B serial interface with subclass 1-based deterministic latency using data rates up to 12.5 Gbps with up to four lanes per ADC. The device is offered in a 72-pin VQFN package (10 mm × 10 mm) and supports the industrial temperature range (–40°C to +85°C).

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Technische Dokumentation

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* Datenblatt ADC32RF45 Dual-Channel, 14-Bit, 3.0-GSPS, Analog-to-Digital Converter datasheet (Rev. C) PDF | HTML 06.12.2016
Anwendungshinweis Clocking Optimization for RF Sampling Analog-to-Digital Converters (Rev. A) PDF | HTML 07.04.2021
Anwendungshinweis Spurs Analysis in the RF Sampling ADC 09.02.2018
Anwendungshinweis Configuration Files for ADC32RF45, ADC32RF83, and ADC32RF80 (Rev. B) 05.09.2017
Analog Design Journal Designing a modern power supply for RF sampling converters 26.04.2017
Technischer Artikel RF sampling: Learning more about latency PDF | HTML 09.02.2017
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Designleitfaden Wideband Receiver With 66AK2L06 JESD204B Attach to ADC32RF80 Reference Design 23.09.2016
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Anwendungshinweis ADC32RF45: Amplifier to ADC Interface (Rev. A) 07.09.2016
Technischer Artikel RF sampling: linearity performance is not so straightforward PDF | HTML 30.08.2016
Whitepaper Analog advancements make waves in 5G communications 12.08.2016
Analog Design Journal How unmatched impedance at the clock input of an RF ADC affects SNR and jitter 21.07.2016
Technischer Artikel What’s the fuss about noise in RF sampling converters? PDF | HTML 20.07.2016
Technischer Artikel Blast past interference using digital-down converters in RF sampling receivers PDF | HTML 23.06.2016
Technischer Artikel Push your receiver bandwidths past 1-GHz in high-end applications PDF | HTML 26.05.2016
Technischer Artikel How to complete your RF sampling solution PDF | HTML 18.05.2016
Anwendungshinweis S-Parameters for ADC32RF45: Modeling and Application 16.05.2016
Anwendungshinweis Implementing JESD204B SYSREF and Achieving Deterministic Latency with ADC32RF45 10.05.2016

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

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??asset.out-of-stock-ti_de_DE??
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Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
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Bestellen & Qualität

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