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SN74LV125AT

AKTIV

4-Kanal-Puffer, 4,5 V bis 5,5 V, mit TTL-kompatiblen CMOS-Eingängen und Tri-State-Ausgängen

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Datenblatt

SN74LV125AT

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Produktdetails

Technology family LV-AT Supply voltage (min) (V) 4.5 Supply voltage (max) (V) 5.5 Number of channels 4 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type TTL-Compatible CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 85
Technology family LV-AT Supply voltage (min) (V) 4.5 Supply voltage (max) (V) 5.5 Number of channels 4 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type TTL-Compatible CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 85
SOIC (D) 14 51.9 mm² 8.65 x 6 SOP (NS) 14 79.56 mm² 10.2 x 7.8 SSOP (DB) 14 48.36 mm² 6.2 x 7.8 TSSOP (PW) 14 32 mm² 5 x 6.4 VQFN (RGY) 14 12.25 mm² 3.5 x 3.5
  • Inputs Are TTL-Voltage Compatible
  • 4.5-V to 5.5-V V CC Operation
  • Typical t pd of 3.8 ns at 5 V
  • Typical V OLP (Output Ground Bounce) < 0.8 V at V CC = 5 V, T A = 25°C
  • Typical V OHV (Output V OH Undershoot) > 2.3 V at V CC = 5 V, T A = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • I off Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • Inputs Are TTL-Voltage Compatible
  • 4.5-V to 5.5-V V CC Operation
  • Typical t pd of 3.8 ns at 5 V
  • Typical V OLP (Output Ground Bounce) < 0.8 V at V CC = 5 V, T A = 25°C
  • Typical V OHV (Output V OH Undershoot) > 2.3 V at V CC = 5 V, T A = 25°C
  • Support Mixed-Mode Voltage Operation on All Ports
  • I off Supports Partial-Power-Down Mode Operation
  • Latch-Up Performance Exceeds 250 mA Per JESD 17

The SN74LV125AT is a quadruple bus buffer gate. This device features independent line drivers with 3-state outputs. Each output is disabled when the associated output-enable ( OE) input is high.

The SN74LV125AT is a quadruple bus buffer gate. This device features independent line drivers with 3-state outputs. Each output is disabled when the associated output-enable ( OE) input is high.
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Technische Dokumentation

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Typ Titel Datum
* Data sheet SN74LV125AT Quadruple Bus Buffer Gates With 3-State Outputs datasheet (Rev. B) PDF | HTML 14 Jul 2023

Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

14-24-LOGIC-EVM — Generisches Logikprodukt-Evaluierungsmodul für 14-polige bis 24-polige D-, DB-, DGV-, DW-, DYY-, NS-

Das 14-24-LOGIC-EVM-Evaluierungsmodul (EVM) ist für die Unterstützung aller Logikgeräte konzipiert, die sich in einem 14-Pin- bis 24-Pin-D-, DW-, DB-, NS-, PW-, DYY- oder DGV-Gehäuse befinden.

Benutzerhandbuch: PDF | HTML
Nicht verfügbar auf TI.com
Evaluierungsplatine

14-24-NL-LOGIC-EVM — Generisches Logikprodukt-Evaluierungsmodul für 14- bis 24-polige bleifreie Gehäuse

14-24-NL-LOGIC-EVM ist ein flexibles Evaluierungsmodul (EVM), das alle Logik- oder Übersetzungsbausteine mit einem 14- bis 24-poligen BQA-, BQB-, RGY-, RSV-, RJW- oder RHL-Gehäuse unterstützt.

Benutzerhandbuch: PDF | HTML
Nicht verfügbar auf TI.com
Simulationsmodell

SN74LV125AT Behavioral SPICE Model

SCEM655.ZIP (7 KB) - PSpice Model
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Gehäuse Pins Herunterladen
SOIC (D) 14 Optionen anzeigen
SOP (NS) 14 Optionen anzeigen
SSOP (DB) 14 Optionen anzeigen
TSSOP (PW) 14 Optionen anzeigen
VQFN (RGY) 14 Optionen anzeigen
Es gelten die allgemeinen Geschäftsbedingungen von TI für Evaluierungsartikel.

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  • MSL-Rating / Spitzenrückfluss
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Beinhaltete Information:
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