SN74LV541A

ACTIVO

Búferes de 8 canales de 2 V a 5.5 V con salidas de 3 estados

Detalles del producto

Technology family LV-A Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Number of channels 8 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
Technology family LV-A Supply voltage (min) (V) 2 Supply voltage (max) (V) 5.5 Number of channels 8 IOL (max) (mA) 16 Supply current (max) (µA) 20 IOH (max) (mA) -16 Input type Standard CMOS Output type 3-State Features Balanced outputs, Over-voltage tolerant inputs, Partial power down (Ioff), Very high speed (tpd 5-10ns) Rating Catalog Operating temperature range (°C) -40 to 125
SOIC (DW) 20 131.84 mm² 12.8 x 10.3 SOP (NS) 20 98.28 mm² 12.6 x 7.8 SSOP (DB) 20 56.16 mm² 7.2 x 7.8 TSSOP (PW) 20 41.6 mm² 6.5 x 6.4 VQFN (RGY) 20 15.75 mm² 4.5 x 3.5 VQFN (RKS) 20 11.25 mm² 4.5 x 2.5 VSSOP (DGS) 20 24.99 mm² 5.1 x 4.9
  • Operation of 2-V to 5.5-V V CC
  • Max t pd of 6 ns at 5 V
  • Typical V OLP (output ground bounce) < 0.8 V at V CC = 3.3 V, T A = 25°C
  • Typical V OHV (output V OH undershoot) > 2.3 V at V CC = 3.3 V, T A = 25°C
  • Support mixed-mode voltage operation on all ports
  • I off supports partial-power-down mode operation
  • Latch-up performance exceeds 250 mA per JESD 17
  • Operation of 2-V to 5.5-V V CC
  • Max t pd of 6 ns at 5 V
  • Typical V OLP (output ground bounce) < 0.8 V at V CC = 3.3 V, T A = 25°C
  • Typical V OHV (output V OH undershoot) > 2.3 V at V CC = 3.3 V, T A = 25°C
  • Support mixed-mode voltage operation on all ports
  • I off supports partial-power-down mode operation
  • Latch-up performance exceeds 250 mA per JESD 17

The SN74LV541A device is an octal buffer/driver designed for 2-V to 5.5-V V CC operation.

The SN74LV541A device is an octal buffer/driver designed for 2-V to 5.5-V V CC operation.

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Documentación técnica

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Tipo Título Fecha
* Data sheet SN74LV541A Octal Buffers/Drivers With 3-State Outputs datasheet (Rev. N) PDF | HTML 02 ago 2023
Test report TI Power Reference Design for Xilinx(R) Virtex(R)-7 (VC709) (Rev. A) 16 dic 2014
User guide TI Power Reference Design for Xilinx® Zynq 7000 (ZC702) (Rev. A) 16 dic 2014
Test report PMP7977 Test Results (Rev. A) 11 jun 2014
Test report TI Power Reference Design for Xilinx® Artix®-7 (AC701) 12 may 2014
User guide PMP7977 User's Guide 11 sep 2013

Diseño y desarrollo

Para conocer los términos adicionales o los recursos necesarios, haga clic en cualquier título de abajo para ver la página de detalles cuando esté disponible.

Placa de evaluación

14-24-LOGIC-EVM — Módulo de evaluación genérico de productos lógicos para encapsulados D, DB, DGV, DW, DYY, NS y PW de

El módulo de evaluación 14-24-LOGIC-EVM (EVM) está diseñado para admitir cualquier dispositivo lógico que esté en un encapsulado D, DW, DB, NS, PW, DYY o DGV de 14 a 24 pines.

Guía del usuario: PDF | HTML
Placa de evaluación

14-24-NL-LOGIC-EVM — Módulo de evaluación genérico de productos lógicos para encapsulados sin conductores de 14 a 24 pine

14-24-NL-LOGIC-EVM es un módulo de evaluación (EVM) flexible diseñado para admitir cualquier dispositivo lógico o de traducción que tenga un encapsulado BQA, BQB, RGY, RSV, RJW o RHL de 14 a 24 pines.

Guía del usuario: PDF | HTML
Modelo de simulación

HSPICE MODEL OF SN74LV541A

SCEJ189.ZIP (100 KB) - HSpice Model
Modelo de simulación

SN74LV541A Behavioral SPICE Model

SCEM649.ZIP (7 KB) - PSpice Model
Modelo de simulación

SN74LV541A IBIS Model

SCEM144.ZIP (18 KB) - IBIS Model
Lista de materiales (BOM)

PMP7977 BOM (Rev. A)

TIDR156A.PDF (595 KB)
Disposición de la PCB

PMP7977 PCB

TIDU151.PDF (6781 KB)
Esquema

PMP7977 Schematic (Rev. A)

TIDR155A.PDF (598 KB)
Diseños de referencia

PMP7977 — Diseño de referencia de Xilinx Artix 7 FPGA con administración de energía de PMBus

The Artix 7 power management reference design board uses power modules, linear regulators, and a PMBus compliant system controller to supply all required core and auxiliary voltages needed by the FPGA, including DDR memory termination. A Digital Power graphical user interface is used to monitor the (...)
Test report: PDF
Esquema: PDF
Paquete Pasadores Descargar
SOIC (DW) 20 Ver opciones
SOP (NS) 20 Ver opciones
SSOP (DB) 20 Ver opciones
TSSOP (PW) 20 Ver opciones
VQFN (RGY) 20 Ver opciones
VQFN (RKS) 20 Ver opciones
VSSOP (DGS) 20 Ver opciones

Pedidos y calidad

Información incluida:
  • RoHS
  • REACH
  • Marcado del dispositivo
  • Acabado de plomo/material de la bola
  • Clasificación de nivel de sensibilidad a la humedad (MSL) / reflujo máximo
  • Estimaciones de tiempo medio entre fallas (MTBF)/fallas en el tiempo (FIT)
  • Contenido del material
  • Resumen de calificaciones
  • Monitoreo continuo de confiabilidad
Información incluida:
  • Lugar de fabricación
  • Lugar de ensamblaje

Soporte y capacitación

Foros de TI E2E™ con asistencia técnica de los ingenieros de TI

El contenido lo proporcionan “tal como está” TI y los colaboradores de la comunidad y no constituye especificaciones de TI. Consulte los términos de uso.

Si tiene preguntas sobre la calidad, el paquete o el pedido de productos de TI, consulte el soporte de TI. ​​​​​​​​​​​​​​

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