TL16C550C

TL16C550C および TL16C550CI は、TL16C550B 非同期通信素子 (ACE) の機能アップグレードであり、TL16C450 の機能アップグレードです。電源投入時の TL16C450 (文字モードまたは TL16C450 モード) と機能的に同等である TL16C550C と TL16C550B などの TL16C550CI は、代替 FIFO モードに設定できます。これにより、受信および送信された文字をバッファリングすることで、CPU に過剰なソフトウェア・オーバーヘッドが発生しなくなります。レシーバとトランスミッタの FIFO には、レシーバ FIFO の 1 バイトあたり 3 ビットのエラー・ステータスを含む、最大 16 バイトが保存されます。FIFO モードでは、選択可能な自動フロー制御機能があり、ソフトウェアの過負荷を大幅に低減し、 RTS 出力信号と CTS 入力信号を使用してシリアル・データ・フローを自動的に制御することで、システム効率を上げることができます。

TL16C550C および TL16C550CI は、ペリフェラル・デバイスまたはモデムから受信したデータのシリアルからパラレルへの変換と、CPU から受信したデータのパラレルからシリアルへの変換を実行します。CPU は、いつでも ACE ステータスを読み取ることができます。ACE には、包括的なモデム制御機能と、通信リンクのソフトウェア管理を最小限に抑えるようにカスタマイズできるプロセッサ割り込みシステムが含まれています。

TL16C550C と TL16C550CI のどちらの ACE にも、プログラマブル・ボーレート・ジェネレータが搭載されており、基準クロックを 1～65535 のディバイダで除算し、内部トランスミッタ・ロジック用に 16× 基準クロックを生成できます。レシーバ・ロジックでこの 16× クロックを使用するための規定が含まれています。ACE は 1Mbaud のシリアル・レート (16MHz 入力クロック) に対応しているため、ビット時間は 1µs、標準的な文字時間は 10µs (スタート・ビット、8 データ・ビット、ストップ・ビット) です。

TL16C550C と TL16C550CI の TL16C450 端子機能のうち 2 つが TXRDY および RXRDY に変更され、DMA コントローラに信号を供給します。