JAJSR62A September   2023  – May 2024 LMG3522R050 , LMG3526R050

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1 スイッチング パラメータ
      1. 6.1.1 ターンオン時間
      2. 6.1.2 ターンオフ時間
      3. 6.1.3 ドレインソース間のターンオン・スルーレート
      4. 6.1.4 ゼロ電圧検出時間
    2. 6.2 安全operation領域 (SOA)
      1. 6.2.1 反復的SOA
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
      1. 7.2.1 LMG3522R050 機能ブロック図
      2. 7.2.2 LMG3526R050 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  GaN FETのoperation定義
      2. 7.3.2  ディレクティブ駆動GaNアーキテクチャ
      3. 7.3.3  ドレインソース間電圧
      4. 7.3.4  内蔵型昇降圧DC/DCコンバータ
      5. 7.3.5  VDD バイアス電源
      6. 7.3.6  補助 LDO
      7. 7.3.7  フォルト保護
        1. 7.3.7.1 過電流保護および短絡保護
        2. 7.3.7.2 過熱時のシャットダウン保護
        3. 7.3.7.3 UVLO 保護
        4. 7.3.7.4 ハイ・インピーダンスのRDRVピン保護
        5. 7.3.7.5 障害通知
      8. 7.3.8  ドライブ-強度調整
      9. 7.3.9  温度検出出力
      10. 7.3.10 最適ダイオード・モード動作
        1. 7.3.10.1 過熱シャットダウンの理想ダイオードモード
      11. 7.3.11 ゼロ電圧検出（ZVD）
    4. 7.4 スタート-アップ・シーケンス
    5. 7.5 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
      2. 8.2.2 詳細な設計手順
        1. 8.2.2.1 スルーレートの選択
          1. 8.2.2.1.1 ブートストラップハイサイド電源でのスタートアップおよびスルーレート
        2. 8.2.2.2 信号レベル・シフト
        3. 8.2.2.3 昇降圧コンバータの設計
      3. 8.2.3 アプリケーション曲線
    3. 8.3 推奨事項と禁止事項
    4. 8.4 電源に関する推奨事項
      1. 8.4.1 絶縁型電源の使用
      2. 8.4.2 ブートストラップダイオードの使用
        1. 8.4.2.1 ダイオードの選択
        2. 8.4.2.2 ブートストラップ電圧の管理
    5. 8.5 レイアウト
      1. 8.5.1 レイアウトのガイドライン
        1. 8.5.1.1 半田接合に対する信頼
        2. 8.5.1.2 電力ループのインダクタンス
        3. 8.5.1.3 信号-グランド接続
        4. 8.5.1.4 バイパス コンデンサ
        5. 8.5.1.5 スイッチ・ノードの静電容量
        6. 8.5.1.6 シグナル インテグリティ
        7. 8.5.1.7 高電圧間隔
        8. 8.5.1.8 基板に関する推奨事項
      2. 8.5.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 Export Control Notice
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

8.5.1.2 電力ループのインダクタンス

ハーフ・ブリッジの2つのデバイスと高電圧バス容量で構成される電源ループは、スイッチング・イベント中に高いdi/dtを印加します。このループのインダクタンスを最小化することで、リンギングと電磁干渉（EMI）を低減し、デバイスの電圧ストレスを低減することができます。

電源ループのインダクタンスを最小限に抑えるため、電源デバイスをできるだけ近くに配置します。デカップリングコンデンサは、2つのデバイスと並んで配置されています。これらは、各デバイスの近くに配置できます。レイアウト例の場合、デバイスは最下層に、デカップリング・コンデンサは最上層に配置されます。PGNDは上層に配置し、HVBUSは上層と3番目の層に、スイッチング・ノードは上層に配置します。これらのビアは、ビアを使用して最下層の電源デバイスに接続されています。ヒートシンクと導体の間の空間距離を保つため、デバイスに近接したトレースの面積は下層によって最小限に抑えられています。

電力ループ・インダクタンスは、ドレインソース間電圧スイッチング波形のリンギング周波数fringに基づいて、次の式で推定できます。

式 3. L p l = 1 4 π 2 f r i n g 2 C r i n g

ここで、Cringは、バス電圧でのCOSS（標準値については図 5-8を参照）と、基板および負荷インダクタまたはトランスからのドレインソース間寄生容量を加算した値に等しくなります。

負荷部品の寄生容量の特性評価は困難なため、負荷部品なしでVDSスイッチング波形をキャプチャし、電源ループのインダクタンスを推定することを推奨します。通常、レイアウト例の電源ループのインダクタンスは約2.5nHです。