JAJSWY2 July   2025 TPLD2001

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
    8. 5.8 I2C バス タイミング要件
    9. 5.9 SPI のタイミング要件
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  I/O ピン
        1. 7.3.1.1 入力モード
        2. 7.3.1.2 出力モード
        3. 7.3.1.3 プルアップまたはプルダウン抵抗
      2. 7.3.2  接続マルチプレクサ
      3. 7.3.3  使用論理ブロック数を構成可能
        1. 7.3.3.1 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
          1. 7.3.3.1.1 2 ビット LUT
          2. 7.3.3.1.2 D フリップ フロップ / ラッチ
        2. 7.3.3.2 2 ビット LUT またはパターン ジェネレータ マクロセル
          1. 7.3.3.2.1 2 ビット LUT
          2. 7.3.3.2.2 パターン ジェネレータ
        3. 7.3.3.3 3 ビット LUT または D フリップ フロップ / ラッチ (リセット / セット付き) マクロセル
          1. 7.3.3.3.1 3 ビット LUT
          2. 7.3.3.3.2 D フリップ フロップ / ラッチ、リセット / セット付き
        4. 7.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチまたはシフト レジスタ マクロセル
          1. 7.3.3.4.1 3 ビット LUT
          2. 7.3.3.4.2 D フリップ フロップ / ラッチ、リセット / セット付き
          3. 7.3.3.4.3 8 ビット シフト レジスタ
        5. 7.3.3.5 4 ビット LUT または D フリップ フロップ / ラッチ (リセット / セット付き) マクロセル
          1. 7.3.3.5.1 4 ビット LUT
          2. 7.3.3.5.2 D フリップ フロップ / ラッチ、リセット / セット付き
      4. 7.3.4  構成可能なロジックおよびタイミング ブロック
        1. 7.3.4.1 3 ビット LUT
        2. 7.3.4.2 D フリップ フロップ / ラッチ、リセット / セット付き
        3. 7.3.4.3 カウンタ / 遅延ジェネレータ (CNT/DLY)
          1. 7.3.4.3.1 遅延モード
          2. 7.3.4.3.2 カウンタ モードのリセット
          3. 7.3.4.3.3 ワンショット モード
          4. 7.3.4.3.4 周波数コンパレータ モード
          5. 7.3.4.3.5 エッジ検出器モード
          6. 7.3.4.3.6 遅延エッジ検出モード
        4. 7.3.4.4 LUT/DFF + CNT モード
      5. 7.3.5  プログラム可能なグリッチ除去フィルタまたはエッジ検出器
      6. 7.3.6  グリッチ除去フィルタまたはエッジ検出器
      7. 7.3.7  ステート マシン (SM)
        1. 7.3.7.1 ステート マシン入力
        2. 7.3.7.2 ステート マシン出力
        3. 7.3.7.3 ステート マシンの構成
        4. 7.3.7.4 ステート マシンのタイミングに関する考慮事項
      8. 7.3.8  8 ビット カウンタ / 遅延ジェネレータ / 有限ステート マシン
      9. 7.3.9  PWM ジェネレータ
      10. 7.3.10 ウォッチドッグ タイマ
      11. 7.3.11 アナログ コンパレータ
        1. 7.3.11.1 ディスクリート アナログ コンパレータ (ACMP)
        2. 7.3.11.2 マルチチャネル アナログ コンパレータ (McACMP)
      12. 7.3.12 電圧リファレンス (VREF)
      13. 7.3.13 アナログ温度センサ (TS)
      14. 7.3.14 アナログ マルチプレクサ (AMUX)
      15. 7.3.15 発振器
        1. 7.3.15.1 2kHz 固定周波数発振回路
        2. 7.3.15.2 2MHz 固定周波数発振回路
        3. 7.3.15.3 25MHz 固定周波数発振回路
        4. 7.3.15.4 発振器の電力モード
      16. 7.3.16 シリアル通信
        1. 7.3.16.1 I2C モード
        2. 7.3.16.2 SPI モード
        3. 7.3.16.3 仮想 I/O
    4. 7.4 デバイスの機能モード
      1. 7.4.1 パワーオン リセット
      2. 7.4.2 電源制御モード
      3. 7.4.3 保護機能
        1. 7.4.3.1 デバイス読み取り/書き込みロック
        2. 7.4.3.2 OTP 巡回冗長検査 (CRC)
      4. 7.4.4 プログラミング
        1. 7.4.4.1 選択可能な I2C/SPI インターフェイス
        2. 7.4.4.2 ワンタイム プログラマブル メモリ (OTP)
        3. 7.4.4.3 Intel HEX ファイル形式
        4. 7.4.4.4 TPLD2001 レジスタ
          1. 7.4.4.4.1 TPLD2001_User のレジスタ
          2. 7.4.4.4.2 TPLD2001_Cfg_0 のレジスタ
          3. 7.4.4.4.3 TPLD2001_Cfg_1 のレジスタ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントの更新通知を受け取る方法
    2. 9.2 サポート・リソース
    3. 9.3 商標
    4. 9.4 静電気放電に関する注意事項
    5. 9.5 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 テープおよびリール情報
    2. 11.2 メカニカル データ

7.3.8 8 ビット カウンタ / 遅延ジェネレータ / 有限ステート マシン

TPLD2001 には 4 つの 8 ビット カウンタがあり、セクション 7.3.4.3 に示すモードに加えて、リセット カウンタ モード中は有限ステート マシン (FSM) として動作できます。これらの 8 ビット カウンタ マクロセルには、接続マルチプレクサからの 4 つの入力 (カウンタ入力、FSM アップ / ダウン、FSM キープ、および外部クロック入力) と、接続マルチプレクサへの 1 つの出力 (カウンタ出力) があります。このマクロセルからは、現在のカウント値の 8 ビット パラレル出力もあり、この出力は、パルス幅変調 (PWM) ジェネレータ マクロセルに直接接続されます。

TPLD2001 CNT/DLY/FSM のブロック図図 7-35 CNT/DLY/FSM のブロック図
動作している FSM には、カウンタ リセット データおよびクロックを設定できます。

  • カウンタ リセット データ：リセット条件が満たされたときにカウンターがロードする値で、1 ～ 255 の任意の値に設定できます。カウンタ データは、ユーザー レジスタを使用してインシステムで更新できます。グリッチのないデータロードを確保するため、カウンタ データ レジスタを更新するときはカウンタをリセット状態にすることを推奨します。

  • エッジ選択。このエッジにおいて、カウンタを初期カウンタ データに非同期的にリセット。立ち上がり、立ち下がり、または High レベルでのリセット。

  • クロック入力：OSC0、OSC0 から派生した分周クロック (/8、/64、/512、/4096、/32768、/262144)、OSC1、OSC1 から派生した分周クロック (/8、/64、/512)、OSC2、OSC2 から派生した分周クロック (/4)、または外部クロック。

注:

未使用のカウンタ マクロセルの場合、過剰な電流消費を減らすため、クロック選択 (CLK_SEL) を CMX からの外部 CLK に設定します。

FSM アップ入力は、クロック入力の立ち上がりエッジを基準にして、カウントをデクリメントするかインクリメントするかを決定します。FSM アップ = Low のとき、カウンタは デクリメント (カウントダウン) し、0 に達すると初期カウンタ データにリセットされます。FSM アップ = High のとき、カウンタはインクリメント (カウントアップ) し、255 に達すると初期カウンタ データにリセットされます。

FSM キープ入力は、現在のカウントを一時停止 (ラッチ) し、FSM アップ入力またはクロック入力を無視します。カウント リセット入力はカウンタをリセットしますが、デクリメントもインクリメントもしません。FSM キープ = Low の間、カウンタは設定に従ってカウントします。FSM キープ = High の間、カウンタは一時停止します。

アップまたはキープのトリガ後、クロック同期のためにさらに 2 クロック サイクルが追加され、バイパス オプションも備えています。クロック同期をバイパスすると、カウンタが不明な値にリセットされる場合があることに注意してください。

TPLD2001 CNT/FSM タイミング例 (DATA = 3)図 7-36 CNT/FSM タイミング例 (DATA = 3)
TPLD2001 アップ / キープ付き CNT/FSM タイミング例 (DATA = 3)図 7-37 アップ / キープ付き CNT/FSM タイミング例 (DATA = 3)